[发明专利]一种优化PCIE PTH Connector处串扰影响的方法

说明书

本发明公开了一种优化PCIE PTH Connector处串扰影响的方法，对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，对PTH Connector处边带信号引脚周围增加若干个GND VIA引脚，GND VIA引脚数量随主板厚度增加而增加，GND VIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。可以有效降低Connector处边带信号引脚对周围差分引线的耦合串扰影响，可提高其高速信号经Connector互连传输的信号质量，同时，针对不同板卡厚度给出相关优化建议，以此可作为高速线layout设计规则指导。

技术领域

本发明涉及板卡设计技术领域，尤其是一种优化PCIE PTH Connector处串扰影响的方法。

背景技术

在目前高速Server主板设计中，随着信号速率的提升，复杂长距离传输高速信号的质量管控将越加显著。为保证信号传输质量，工程人员通常通过升级板材电性指标，降低信号传输损耗，加严管控传输部件阻抗，减少传输线的阻抗反射强度和增大各高速差分走线耦合间距，降低信号间相互串扰噪声影响等方式来提升高速信号的传输质量。

然而，对于高密互连的PCIE PTH Connector连接部件，因本身结构尺寸空间限制，其固然存在一定的串扰噪声影响。同时，因其为插孔式模式，其串扰噪声幅度会随着主板厚度的增大而随着增大，当其传输的信号速率再提高话，此PTH Connector处造成的串扰影响会更加显著。

同时，经过信号模拟发现，PTH Connector的各差分引脚间的串扰噪声，还受周围相邻的Sideband信号的影响，其边带信号的存在，会加剧各差分引脚间的串扰影响幅度，随着主板厚度及信号速率的提升，其PTH Connector对高频信号的传输质量影响将越加显著。

在Server主板传统设计时，因信号速率不高，如现广泛应用的PCIE3.0信号才到8.0Gbps速率,对于将两板卡互连的PCIE PTH Connector还是采用常规设计模式，仅针对Connector差分引脚的PCB封装过孔进行整体挖洞处理，以此提升Connector处的阻抗值，降低Connector处阻抗不匹配带来的反射强度响，提高信号的传输质量。

采用传统的设计方式，虽然能优化改善PCIE PTH Connector处阻抗不连续造成的信号反射的影响，但是未改善Connector本身结构设计及高速引脚附近相邻的边带信号引脚带来的对各差分走线之间的串扰影响。

因而，随着信号速率的提升及板厚的增大，其会因Connector处串扰幅度的增大，影响信号的传输质量。

发明内容

本发明的目的是提供一种优化PCIE PTH Connector处串扰影响的方法，可降低其对周围差分线的串扰影响，优化Connector处的阻抗和串扰两方面影响，提高信号经过PTHConnector处的传输质量。

为实现上述目的，本发明采用下述技术方案：

一种优化PCIE PTH Connector处串扰影响的方法，包括对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，还包括：对PTH Connector处边带信号引脚周围增加若干个GND VIA引脚，所述GND VIA引脚数量随主板厚度增加而增加，所述GND VIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。

进一步地，所述GND VIA引脚数量随主板厚度增加而增加，具体包括：

主板厚度不大于1.6mm时，PTH Connector处的边带信号引脚周围增加两个GNDVIA引脚。

进一步地，所述GND VIA引脚数量随主板厚度增加而增加，具体包括：