[发明专利]半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，其半导体衬底中形成有沿第二方向延伸的第二沟槽，且第二沟槽两侧交错排布有U型鳍片，所述U型鳍片中具有沿第一方向延伸的第一沟槽，第一源/漏区形成在所述U型鳍片的竖直鳍片部的顶端部中，第二源/漏区形成在所述U型鳍片的水平鳍片部中，栅极环绕在所述竖直鳍片部上，埋入式导线填充在所述第二沟槽中，由此使得所述U型鳍片中的两个第一源/漏区分、两个栅极以及一个第二源/漏区形成了两个环栅晶体管，有利于增加栅极对沟道的控制力，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度；且由于第二沟槽两侧的U型鳍片交错排布，能改善相邻的第二源/漏区之间的耦合效应，提高器件性能。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。

具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gatetransistor, SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及 N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。

此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器 (DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的有源区和有源区之间的耦合效应，这会影响元件效能及可靠度，甚至造成DRAM的数据存取错误。

因此，需要一种新的半导体器件及其制备方法方案，能够在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，同时还能够改善相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，能够在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应和相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。

为了实现上述目的，本发明提供一种半导体器件，包括：

半导体衬底，所述半导体衬底具有沿第一方向延伸的隔离沟槽和沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧各设置有至少一个U 型鳍片，各所述U型鳍片在所述第二沟槽在第一方向上的两侧交错排布，各所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述水平鳍片部中形成有第二源/漏区，所述竖直鳍片部的顶端部中分别形成有第一源/漏区；所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述第一沟槽、隔离沟槽分别和所述第二沟槽在所述第二沟槽的侧壁上连通；以及，

栅极，环绕在所述竖直鳍片部的侧壁上。

可选地，所述半导体衬底中还具有与所述第二源/漏区的导电类型相反的隔离区，所述隔离区沿所述第二方向延伸至整个所述U型鳍片底部且所述隔离区在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述第二源/漏区在高度上至少部分空间重叠。

可选地，所述的半导体器件还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述U型鳍片之间，所述栅极隔离层填满所述栅极上方的第一沟槽和所述隔离沟槽，以将所述栅极掩埋在内。

可选地，所述的半导体器件还包括埋入式导线，掩埋在所述第二沟槽中并沿着第二方向延伸，所述埋入式导线和所述第二沟槽一侧的U型鳍片中的第二源/漏区电连接。