[发明专利]半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，其半导体衬底中形成有沿第二方向延伸的第二沟槽，且第二沟槽两侧交错排布有U型鳍片，所述U型鳍片中具有沿第一方向延伸的第一沟槽，第一源/漏区形成在所述第一沟槽两侧顶部的鳍片中，第二源/漏区形成在所述第一沟槽底部的鳍片中，栅极线填充在所述第一沟槽中并沿所述第一方向延伸，埋入式导线填充在沿第二方向延伸的第二沟槽中，由此使得所述U型鳍片中的两个第一源/漏区分别与第二源/漏区形成了双垂直L型沟道，有利于增加有效沟道长度，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度；且由于第二沟槽两侧的U型鳍片交错排布，能改善相邻的有源区之间的耦合效应，提高器件性能。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gatetransistor, SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及 N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。

此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器 (DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的字线-字线耦合效应(word line-word line coupling)，这会影响元件效能及可靠度，甚至造成 DRAM的数据存取错误。

因此，需要一种新的半导体器件及其制备方法方案，能够简化工艺，改善相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，能够简化工艺，改善相邻有源区之间的耦合效应，提高器件的电学性能以及集成度。

为了实现上述目的，本发明提供一种半导体器件，包括：

半导体衬底，所述半导体衬底具有沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧设置有至少一个沿第二方向延伸的U型鳍片，所述第二沟槽暴露出所述U型鳍片沿第二方向延伸的侧壁，每个所述U型鳍片中具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区，且所述第二沟槽两侧的所述U型鳍片交错排布，所述第二沟槽一侧的U型鳍片的第一沟槽沿着所述第一方向的端部穿过所述第二沟槽而延伸至所述第二沟槽另一侧的U型鳍片的沿第一方向延伸的外侧壁处，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并暴露出所述另一侧的U型鳍片沿所述第一方向延伸的外侧壁；

栅极线，填充在所述第一沟槽中并沿着所述第一方向延伸，所述栅极线用于控制所述第二沟槽一侧的U型鳍片中的所述第一源/漏区和所述第二源/漏区之间的电流流通。

可选地，所述U型鳍片中的所述第一沟槽的深度不大于所述U型鳍片外侧壁处的所述第一沟槽的深度。

可选地，所述U型鳍片底部还形成有沿所述第二方向延伸至整个所述U型鳍片底部的隔离区，且所述隔离区在所述第一沟槽底部延伸的部分位于所述U 型鳍片用于形成第二源/漏区的区域的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述U型鳍片用于第二源/漏区的区域在高度上至少部分空间重叠。

可选地，所述的半导体器件还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极线和所述第二源漏区上方的第一沟槽的内表面之间，所述栅极隔离层填满所述栅极线上方的第一沟槽，以将所述栅极线掩埋在内。

可选地，所述的半导体器件还包括埋入式导线，所述埋入式导线掩埋在所述第二沟槽中并沿着第二方向延伸，所述埋入式导线和所述第二沟槽一侧的U 型鳍片中的第二源/漏区电连接。