[发明专利]一种缓解SET效应的VCO环振电路

说明书

一种缓解SET效应的VCO环振电路，该环振电路为双环振结构，包括第一环振和第二环振，第一环振和第二环振中任一节点的输入均分别来自于第一环振和第二环振，当由于SET效应导致第一环振或第二环振中的任一节点输入电压发生跳变时，由另一个环振所提供的对应节点的输入电压保持正常。本发明提出的交叉耦合型双环VCO，使用双差分输入结构，使得每条环振电路可以抵消另一条环振在遭受SET时所产生的影响，可以有效的降低SET对VCO振荡频率的影响，提高了电路对SET的防护能力。

技术领域

本发明涉及一种缓解SET效应的VCO环振电路，属于CMOS模拟电路设计技术领域。

背景技术

为了提高PLL环路的稳定性和相噪，在进行VCO设计时，通常使用差分环振，如附图1所示，为伪差分VCO结构示意图。虽然差分环振单元具有抗共模噪声能力强，输出压差范围大等特点，但是在面临SET时，振荡频率会发生较大的变化，进而引起锁相环电路的失锁。

这是由于VCO的输出频率是由每一级环振单元的延迟决定，而环振单元的延迟由其输入差分电压信号以及偏置电压决定。当SET发生在环振单元的某个输入节点时，如图2所示，环振单元的支路电流发生变化，进而引起单元的输出延时发生跳变，最终导致VCO频率发生跳变和PLL失锁。

如图3所示为环振单元在经历SET时频率变化示意图，可以看到，当环振单元的某个节点发生SET时，VCO的振荡频率会发生瞬时的跳变，此时，由于环路频率与输入参考时钟的频率产生较大的变化，导致PLL失锁(PLL loseslock)，如图4所示。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种缓解SET效应的VCO环振电路，是一种交叉耦合的双环VCO，能够缓解SET效应。

本发明的技术解决方案是：

一种缓解SET效应的VCO环振电路，该环振电路为双环振结构，包括第一环振和第二环振，第一环振和第二环振中任一节点的输入均分别来自于第一环振和第二环振，当由于SET效应导致第一环振或第二环振中的任一节点输入电压发生跳变时，由另一个环振所提供的对应节点的输入电压保持正常。

该环振电路包括12个环振单元，其中第1环振单元～第6环振单元组成了第一环振，第7环振单元～第12环振单元组成了第二环振，每个环振单元有两对差分输入端口和一对差分输出端口，每一级环振单元的输出作为下一级环振单元的输入。

每一级环振单元的输出为下一级环振单元的输入，具体为：

第1环振单元的输出作为第2环振单元的一个输入，第2环振单元的输出作为第3环振单元的一个输入，以此类推，第5环振单元的输出作为第6环振单元的一个输入；第6环振单元的输出返回到第1环振单元，作为第1环振单元的一个输入；

第7环振单元的输出作为第8环振单元的一个输入，第8环振单元的输出作为第9环振单元的一个输入，以此类推，第11环振单元的输出作为第12环振单元的一个输入；第12环振单元的输出返回到第7环振单元，作为第7环振单元的一个输入。

每一个环振单元均有2组输入差分信号，其中1组来自第一环振，另一组来自第二环振。

对于第一环振，第i环振单元的输入来自第i-1环振单元的输出和第i+5环振单元的输出，i＝2,3,4,5,6；第1环振单元的输入来自第6环振单元的输出和第12环振单元的输出。

对于第二环振，第j环振单元的输入来自第j-1环振单元的输出和第j-7环振单元的输出，j＝8,9,10,11,12；第7环振单元的输入来自第6环振单元的输出和第12环振单元的输出。