[发明专利]SRAM读取延时控制电路及SRAM有效
申请号: | 201811124026.1 | 申请日: | 2018-09-26 |
公开(公告)号: | CN110956990B | 公开(公告)日: | 2022-03-01 |
发明(设计)人: | 王林 | 申请(专利权)人: | 展讯通信(上海)有限公司 |
主分类号: | G11C11/419 | 分类号: | G11C11/419 |
代理公司: | 北京兰亭信通知识产权代理有限公司 11667 | 代理人: | 赵永刚 |
地址: | 201203 上海市浦东新区浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | sram 读取 延时 控制电路 | ||
本发明提供一种SRAM读取延时控制电路及SRAM。所述SRAM读取延时控制电路包括:延时模块、电源开关模块以及开关控制模块,其中,所述延时模块,通过所述电源开关模块连接至第一电压域电源,用于产生读取延时时间;所述电源开关模块,受所述开关控制模块的控制,用于调节所述延时模块的供电端电压,以调节所述延时模块产生的读取延时时间;所述开关控制模块,用于调节所述电源开关模块的驱动能力。本发明能够在感应放大器所在电压域的电源电压高于存储阵列所在电压域的电源电压时,增大SRAM的读取余量,提高SRAM的芯片良率。
技术领域
本发明涉及SRAM存储器技术领域,尤其涉及一种SRAM读取延时控制电路及SRAM。
背景技术
最常见的SRAM存储单元为6T单元,其电路结构如图1所示。当节点N1电压为高(电源电压VDD)而节点N0电压为低(地电压VSS),SRAM 6T单元中存储的值称为逻辑1;反之为逻辑0。当需要读取SRAM 6T单元中存储的数据时,假设当前存储的值为1,相应的操作为:(1)将BL和BLB充电为高电压(一般等于电源电压VDD);(2)将字线(Word Line,WL)充电为高电压(一般等于电源电压VDD),将MPG1和MPG0开启;(3)由于节点N1电压为高而节点N0电压为低,BL会维持高电压不变,而BLB会被拉低;(4)当BL和BLB间的电压差DV达到一定程度,启动外部的SRAM感应放大器,放大压差并输出结果。
SRAM 6T单元的读操作波形图如图2所示,其中SAE为SRAM感应放大器的使能信号,DV为当感应放大器启动时BL和BLB的电压差,DV越大,感应放大器放大成功的概率就越高,反之越低,若DV过小,在生产工艺偏差的情况下,会出现放大错误,即读取失败,如图3所示。因此,SRAM在设计时,DV不能过小。一般情况下,SRAM设计的读取余量(read margin)指的即是DV。
而随着集成电路工艺的发展,电路线宽越来越小,速度越来越快,由此带来的负面效应就是电路功耗的急剧增加。为降低功耗,SRAM电路普遍采用了Dual Rail的设计,即为SRAM电路提供两个电压,两个电压可以根据具体应用灵活调整以达到速度、功耗、良率上的最佳折中。图4为Dual Rail SRAM较常采用的一种电路形式,SRAM电路划分为两个不同的电压域,第一电压域的电源电压记为VDDP,第二电压域的电源电压记为VDDC,其中控制电路(Control)、感应放大器(Sense Amplifier)、输入输出电路(IO)处于VDDP电压域;而字线驱动电路(Word Line Driver)和存储阵列(Memory Array)处于VDDC电压域,处于不同电压域的两部分电路相互配合。
在实现本发明的过程中,发明人发现:当VDDP高于VDDC时,如果二者电压差异过大,会导致SRAM的读取余量(read margin)的损失过大,进而造成芯片良率的降低。
发明内容
为解决上述问题,本发明提供一种SRAM读取延时控制电路及SRAM,能够在感应放大器所在电压域的电源电压高于存储阵列所在电压域的电源电压时,增大SRAM的读取余量,提高SRAM的芯片良率。
第一方面,本发明提供一种SRAM读取延时控制电路,所述SRAM包括第一电压域和第二电压域,感应放大器和输入输出电路处于第一电压域,字线驱动电路和存储阵列处于第二电压域,第一电压域的电源电压高于第二电压域的电源电压,包括:延时模块、电源开关模块以及开关控制模块,其中,
所述延时模块,通过所述电源开关模块连接至第一电压域电源,用于产生读取延时时间;
所述电源开关模块,受所述开关控制模块的控制,用于调节所述延时模块的供电端电压,以调节所述延时模块产生的读取延时时间;
所述开关控制模块,用于调节所述电源开关模块的驱动能力。
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