[发明专利]薄膜晶体管基板的制造方法和薄膜晶体管基板在审
| 申请号： | 201811125993.X | 申请日： | 2018-09-26 |
| 公开（公告）号： | CN109599362A | 公开（公告）日： | 2019-04-09 |
| 发明（设计）人： | 菊池哲郎;大东彻;今井元;铃木正彦;西宫节治;上田辉幸;原健吾 | 申请（专利权）人： | 夏普株式会社 |
| 主分类号： | H01L21/77 | 分类号： | H01L21/77;H01L27/12 |
| 代理公司： | 北京市隆安律师事务所 11323 | 代理人： | 权鲜枝;张艳凤 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 光致抗蚀剂膜 薄膜晶体管基板 形成工序 不重叠 金属膜 膜厚部 金属膜形成工序 蚀刻 半导体膜 低电阻化 像素电极 光致抗蚀剂膜图案 制造 半色调掩模 栅极绝缘膜 阵列基板 开口率 电极 上层 缓和 | ||
一种薄膜晶体管基板的制造方法和薄膜晶体管基板，提高开口率并且缓和台阶。阵列基板的制造方法具备：第1金属膜形成工序；栅极绝缘膜形成工序；半导体膜形成工序；第2金属膜形成工序；光致抗蚀剂膜形成工序，使用半色调掩模将形成在第2金属膜的上层侧的光致抗蚀剂膜图案化；第1蚀刻工序，将第2金属膜中的与光致抗蚀剂膜不重叠的部分选择性地除去；低电阻化工序，将半导体膜中的与光致抗蚀剂膜不重叠的像素电极构成部选择性地进行低电阻化处理而形成像素电极；第2膜厚部除去工序，将光致抗蚀剂膜的第2膜厚部选择性地除去；以及第2蚀刻工序，将与光致抗蚀剂膜的第1膜厚部不重叠的第2金属膜的电极间部选择性地除去。
技术领域
本发明涉及薄膜晶体管基板的制造方法和薄膜晶体管基板。
背景技术
以往，作为液晶显示装置所具备的薄膜晶体管基板的制造方法的一个例子，已知下述专利文献1所记载的制造方法。该专利文献1所记载的薄膜晶体管基板的制造方法包含：第1工序，在基板之上形成栅极电极；第2工序，在栅极电极之上形成第一绝缘层，在第一绝缘层之上形成包括氧化物半导体的氧化物半导体层，在氧化物半导体层之上形成电极层；第3工序，在电极层之上形成光致抗蚀剂，使用半色调掩模对光致抗蚀剂进行曝光、显影，形成具有厚度大的第一区域和厚度小的第二区域的抗蚀剂图案，将抗蚀剂图案作为掩模对电极层和氧化物半导体层进行蚀刻；第4工序，除去第二区域的抗蚀剂图案而形成非覆盖区域后，将残存的第一区域的抗蚀剂图案作为掩模对电极层进行蚀刻；第5工序，在形成第二绝缘层后，将第二绝缘层图案化；以及第6工序，将非覆盖区域的氧化物半导体层低电阻化。
专利文献1：特许第5599026号公报
发明内容
在上述的专利文献1所记载的薄膜晶体管基板的制造方法中，利用在第二绝缘层形成的开口进行氧化物半导体层的低电阻化处理。因此，氧化物半导体层中的与第二绝缘层的开口缘重叠的部分不被进行低电阻化处理，因此有可能氧化物半导体层的低电阻化范围变窄并且像素电极的形成范围变窄，不能得到足够高的开口率。除此以外，若在第二绝缘层形成有开口，则在其上层侧形成有其它膜的情况下，存在在该膜产生由第二绝缘层的开口导致的台阶的问题。
本发明是基于上述情况而完成的，其目的在于提高开口率并且缓和台阶。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
