[发明专利]3D存储器件

说明书

本申请公开了一种3D存储器件。该3D存储器件包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个第一层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个第二层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的隔离层，所述隔离层环绕所述绝缘叠层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述绝缘叠层结构的导电通道，其中，所述隔离层的外侧壁的至少一部分为平滑曲面。该3D存储器件采用平滑曲面的隔离层，从而可以避免隔离层中形成孔洞导致栅极导体与导电通道之间的短路，可以提高3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。3D存储器件如果需要实现上层结构和下层结构的连接，就需要设计一个绝缘区域，绝缘区域由隔离层围绕而成，导电通道位于所述绝缘区域内，并且经由隔离层与栅极导体和沟道层之间的隔离。隔离层中形成的孔洞将会影响3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的是提供一种改进的3D存储器件，其中，隔离层将栅叠层结构与绝缘叠层结构分隔开，隔离层的外侧壁的至少一部分为平滑曲面，以提高3D存储器件的良率和可靠性。

根据本发明的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个第一层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个第二层间绝缘层；沿垂直于所述衬底的方向穿过所述栅叠层结构的隔离层，所述隔离层环绕所述绝缘叠层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述绝缘叠层结构的导电通道，其中，所述隔离层的外侧壁的至少一部分为平滑曲面。

优选地，所述隔离层在垂直于堆叠方向上的横截面为包括选自圆环、椭圆环和跑道环中的任一种。

优选地，所述隔离层的材料包括绝缘物质。

优选地，所述第一层间绝缘层与第二层间绝缘层的材料相同。

优选地，所述栅叠层结构中的多个所述第一层间绝缘层与所述绝缘叠层结构中的多个所述牺牲层一一对应，每个所述第一层间绝缘层与对应的所述牺牲层位于同一层。

优选地，所述隔离层沿周向方向具有均匀厚度。

优选地，所述栅叠层结构包括核心区和包围所述核心区的台阶区；所述存储器件还包括：邻近所述隔离层的至少一部分外侧壁的多个假沟道柱，所述假沟道柱穿过所述栅叠层结构的核心区。

优选地，所述多个假沟道柱中的至少一些假沟道柱与所述隔离层之间的距离比所述至少一些假沟道柱与所述沟道柱之间的距离更小。

优选地，所述导电通道包括多个导电柱组成的阵列。

优选地，还包括：位于所述衬底中的COMS电路，所述导电通道提供所述CMOS电路与外部电路之间的电连接。