[发明专利]包括监控电路的半导体器件

说明书

本发明公开一种包括监控电路的半导体器件。一种半导体器件包括：多个延迟单元，其彼此串联耦接，每个延迟单元包括彼此串联耦接的上拉晶体管和下拉晶体管；监控控制块，其适用于基于使能信号来控制延迟单元执行监控操作；以及耦接块，其布置在延迟单元的每个输入端子与上拉晶体管或下拉晶体管的栅极之间，并且适用于基于使能信号来调节导通电平。

相关申请的交叉引用

本申请要求于2017年12月20日提交的申请号为10-2017-0176216的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。

技术领域

本公开的各种示例性实施例涉及一种半导体设计技术，并且更特别地，涉及一种基于多个环形振荡器延迟(ROD)来执行监控操作(monitoring operation)的半导体器件。

背景技术

半导体器件中的晶体管的特性因工艺、电压和温度(PVT)的变化而改变。另外，布置在半导体器件中的晶体管可能会由于各个晶体管的栅极图案化工艺的不一致性或用于确定阈值电压Vth的注入工艺的剂量(ions/cm²)之间的差异而显示出不期望的特性。这会使半导体产品的性能劣化。

由于半导体器件需要缩小尺寸，因此可能会在晶体管之间出现由于工艺变化而引起的微小差异，这些晶体管被配置为在半导体器件中具有相同特性。因此，有必要实现能够检查布置在半导体器件中的晶体管的特性的器件。

半导体器件可以包括具有取决于PVT变化的特性的环形振荡器延迟(ROD)。环形振荡器延迟(ROD)可以测量NMOS晶体管和PMOS晶体管的各自特性(例如，操作速度)，以监控工艺变化。这可以允许半导体器件根据监控结果来补偿操作。

发明内容

本发明的各种实施例针对一种半导体器件，其包括用于准确监控PMOS晶体管和NMOS晶体管的各自特性的环形振荡器延迟(ROD)。

根据本发明的一个实施例，一种半导体器件包括：多个延迟单元，其彼此串联耦接，每个延迟单元包括彼此串联耦接的上拉晶体管和下拉晶体管；监控控制单元，其适用于基于使能信号来控制所述延迟单元执行监控操作；以及耦接块，其布置在所述延迟单元的每个输入端子与所述上拉晶体管或所述下拉晶体管的栅极之间，并且适用于基于所述使能信号来调节导通电平。

根据本发明的一个实施例，一种半导体器件包括：第一监控块，其包括多个第一延迟单元，所述多个第一延迟单元彼此串联耦接，每个第一延迟单元包括彼此串联耦接的第一上拉晶体管和第一下拉晶体管，并且适用于基于第一使能信号来执行监控操作；第二监控块，其包括多个第二延迟单元，所述多个第二延迟单元彼此串联耦接，每个第二延迟单元包括彼此串联耦接的第二上拉晶体管和第二下拉晶体管，并且适用于基于第二使能信号来执行监控操作；第一耦接块，其布置在所述第一延迟单元的每个输入端子与所述第一上拉晶体管的栅极之间，并且适用于基于所述第一使能信号来调节导通电平；以及第二耦接块，其布置在所述第二延迟单元的每个输入端子与所述第二下拉晶体管的栅极之间，并且适用于基于所述第二使能信号来调节导通电平。

根据本发明的一个实施例，一种半导体器件包括：监控块，其包括多个延迟单元，所述多个延迟单元彼此串联耦接，每个延迟单元包括彼此串联耦接的上拉晶体管和下拉晶体管，并且适用于基于使能信号来执行监控操作；第一耦接块，其布置在所述延迟单元的每个输入端子与所述上拉晶体管的栅极之间，并且适用于基于第一控制信号来调节导通电平；第二耦接块，其布置在所述延迟单元的每个输入端子与所述下拉晶体管的栅极之间，并且适用于基于第二控制信号来调节导通电平；以及控制信号发生块，其适用于：当所述使能信号被激活时，基于模式信号来激活所述第一控制信号或所述第二控制信号，而当所述使能信号被去激活时，将所述第一控制信号或所述第二控制信号去激活。