[发明专利]闪存结构及其控制方法

权利要求书

1.一种闪存结构，其特征在于，包括：

在衬底上形成的纳米线，沿所述纳米线的延伸方向，所述纳米线上设置有沟道区以及位于所述沟道区两侧的源端和漏端，所述源端和所述漏端分别与所述衬底中的源极区和漏极区连接；以及

第一围栅结构和第二围栅结构，沿垂直于所述纳米线的延伸方向，所述第一围栅结构和所述第二围栅结构相互隔离并围合设置于所述沟道区的两侧；

其中，所述第一围栅结构包括形成在所述纳米线表面上的第一电荷存储层，所述第一电荷存储层包括两个存储位，且所述第二围栅结构包括形成在所述纳米线表面上的第二电荷存储层，所述第二电荷存储层包括两个存储位。

2.如权利要求1所述的闪存结构，其特征在于，所述第一围栅结构包括沿所述纳米线的表面依次叠加的第一介质层、第一电荷存储层、第二介质层以及第一栅极层，所述第二围栅结构包括沿所述纳米线的表面依次叠加的第三介质层、第二电荷存储层、第四介质层以及第二栅极层，其中，所述第二电荷存储层的厚度大于所述第一电荷存储层的厚度，所述第一栅极层和所述第二栅极层中掺杂杂质的类型相反。

3.如权利要求2所述的闪存结构，其特征在于，所述第一栅极层中包括P型掺杂杂质，所述第二栅极层中包括N型掺杂杂质。

4.如权利要求2所述的闪存结构，其特征在于，所述第一电荷存储层的厚度范围为3nm~5nm，所述第二电荷存储层的厚度范围为48nm~52nm。

5.如权利要求2所述的闪存结构，其特征在于，所述第一介质层和所述第三介质层的厚度范围为2nm~4nm，所述第二介质层和所述第四介质层的厚度范围为5nm~7nm，所述第一栅极层和所述第二栅极层的厚度范围为80nm~100nm。

6.如权利要求1所述的闪存结构，其特征在于，所述纳米线的线径范围为4nm~6nm，长度范围为27nm~33nm。

7.如权利要求1所述的闪存结构，其特征在于，所述纳米线的材质包括锗硅。

8.如权利要求7所述的闪存结构，其特征在于，所述源极区和所述漏极区的材质包括锗硅或硅，并且，所述纳米线中锗的摩尔百分比浓度高于所述源极区和所述漏极区中锗的摩尔百分比浓度。

9.如权利要求1所述的闪存结构，其特征在于，所述第一电荷存储层和所述第二电荷存储层的材质包括氮化硅，所述源极区和所述漏极区包括N型掺杂杂质。

10.一种如权利要求2至5任一项所述的闪存结构的控制方法，其特征在于，对所述闪存结构的四个存储位中的任一个进行控制，其中，所述第一电荷存储层包括两个所述存储位，分别位于所述第一电荷存储层靠近所述源端的区域以及靠近所述漏端的区域，所述第二电荷存储层也包括两个存储位，分别位于所述第二电荷存储层靠近所述源端的区域以及所述漏端的区域；所述控制方法包括对指定的一个所述存储位进行编程操作、擦除操作或读取操作，所述指定的存储位与一个栅极层对应，所述栅极层为所述第一栅极层和所述第二栅极层中靠近所述指定的存储位的栅极层。

11.如权利要求10所述的控制方法，其特征在于，所述编程操作包括：

在靠近所述指定的存储位的所述源端或所述漏端施加4.5V~5.5V的电压，远离所述指定的存储位的所述源端或所述漏端施加0V电压，并在对应的所述栅极层施加6.5V~7.5V的电压。

12.如权利要求10所述的控制方法，其特征在于，所述擦除操作包括：

在靠近所述指定的存储位的所述源端或所述漏端施加4.5V~5.5V的电压，远离所述指定的存储位的所述源端或所述漏端施加0V电压，并在对应的所述栅极层施加-4.5V~-5.5V的电压。