[发明专利]芯片与芯片测试系统在审
申请号: | 201811137174.7 | 申请日: | 2018-09-28 |
公开(公告)号: | CN109164374A | 公开(公告)日: | 2019-01-08 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | G01R31/28 | 分类号: | G01R31/28 |
代理公司: | 北京律智知识产权代理有限公司 11438 | 代理人: | 袁礼君;阚梓瑄 |
地址: | 230000 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 芯片 芯片测试系统 测试信号 激活信号 一次性连接 测试模式 测试设备 解码模块 控制模块 芯片测试 解码 多芯片 响应 测试 | ||
本公开提供一种芯片和芯片测试系统。芯片具有解码模块和测试模式控制模块,在对输入信号进行解码后判断该输入信号为预激活信号则响应后续测试信号,否则不响应后续测试信号。本公开提供的芯片和芯片测试方法通过设置预激活信号可以在尽量节省I/O接口的条件下使测试设备一次性连接更多芯片,并能够实现对每个芯片的单独测试。
技术领域
本公开涉及半导体技术领域,具体而言,涉及一种芯片以及能够对多个该芯片进行单独测试的测试系统。
背景技术
在相关技术中,对多个芯片进行测试时,为了实现对每个芯片的单独测试,往往需要为每个芯片单独配置片选线。
图1是一种相关技术中多芯片测试场景的示意图。参考图1,在图1中,五个被测芯片的片选线各占用一个I/O接口。在测试设备的可用I/O接口有限的情况下,占用I/O接口配置片选线会降低测试设备的测试效率,减少测试设备能够测试的芯片数量。
因此,需要对多个芯片的测试方式进行改进,提高测试设备能同时连接的芯片的数量,进而提升芯片测试效率。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种芯片以及芯片测试系统,用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的测试设备连接的芯片数量不够多的问题。
根据本公开实施例的第一方面,提供一种芯片,通过实体信号线和数据信号线耦接于测试设备,包括:
解码模块,耦接于所述实体信号线,用于对来自所述实体信号线上的第一输入信号进行解码并输出测试模式信号或测试指令信号,所述测试模式信号先于所述测试指令信号出现;
测试模式控制模块,耦接于所述解码模块和所述数据信号线,用于根据所述测试模式信号和所述数据信号线上的第二输入信号设置测试模式。
在本公开的一种示例性实施例中,所述解码模块包括:
可测性设计解码单元,输入端耦接于所述实体信号线,输出端包括n组使能信号线,用于对所述第一输入信号进行解码并输出所述测试模式信号,所述测试模式信号包括对应于n个测试模式的n组使能信号;
测试指令信号解码单元,输入端耦接于所述实体信号线,用于对所述第一输入信号进行解码并输出所述测试指令信号。
在本公开的一种示例性实施例中,每组所述使能信号包括第一使能信号和第二使能信号,每组所述使能信号线包括第一使能信号线和第二使能信号线,所述测试模式控制模块包括:
n个测试模式使能单元,分别对应于所述n个测试模式,其中每个所述测试模式使能单元包括:
锁存电路,输入端耦接于所述第一使能信号线和所述数据信号线,用于根据所述第一使能信号和所述第二输入信号输出预激活信号;
与门,输入端耦接于所述第二使能信号线和所述锁存电路的输出端,用于根据所述第二使能信号和所述预激活信号输出对应于所述测试模式的第三使能信号。
在本公开的一种示例性实施例中,所述锁存电路包括:
传输门,第一控制端耦接于所述第一使能信号线,第二控制端通过第一反向器耦接于所述第一使能信号线,输入端耦接于所述数据信号线,用于在所述第一使能信号为预设电平时输出所述第二输入信号;
第二反向器,输入端耦接于所述传输门的输出端,输出端作为所述锁存电路的输出端,用于输出所述第二输入信号的反向信号作为所述预激活信号。
在本公开的一种示例性实施例中,所述锁存电路的输入端还耦接于复位信号线,所述锁存电路还用于根据预设复位信号输出所述预激活信号。
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