[发明专利]扩散阻障结构、导电迭层及其制法

说明书

本发明公开一种扩散阻障结构、导电迭层及其制法。导电迭层包括一基板、一扩散阻障结构以及一导电层，扩散阻障结构形成于基板和导电层之间，扩散阻障结构包括一非连续改质层以及一阻障层，非连续改质层设置于所述基板上，所述非连续改质层的材料是一具有亲水基的高分子；阻障层设置于所述基板和所述非连续改质层上，所述阻障层的材料至少包括一自修复高分子。扩散阻障结构可阻障金属原子的扩散，避免导电迭层在加工热处理时，因温度升高导致导电迭层的特性退化或毁损。

【技术领域】

本发明涉及一种阻障结构、导电迭层及其制法，特别是涉及一种扩散阻障结构、导电迭层及其制法。

【背景技术】

随着科技的进步，集成电路(Integrated circuit，IC)不断朝向高密集度和高传输效率的目标发展。为了提升集成电路的性能，业界积极致力于缩小导线的宽度和导线的间距，但也加剧了电阻电容延迟效应(resistance capacity delay，RC delay)。故为了降低电阻电容延迟效应，除了使用低介电常数的材料作为介电层之外，目前大多是选用低电阻率和高抗电子迁移能力的铜作为导线材料，以克服电阻电容延迟效应。

然而，铜的扩散系数甚高，在低温处理(240℃)时容易扩散至硅组件中，导致组件特性退化或毁损。因此，通常会在铜金属和介电层之间设置铜扩散阻障层(Copperdiffusion barrier)，来抑制铜的扩散并维持组件的电性可靠度。现有的铜扩散阻障层大多是采用单一过渡金属的氮化物作为材料，例如氮化钛和氮化钽，再借由干式制程于介电层上形成铜扩散阻障层。

然而，氮化钛容易形成柱状晶结构，反而会提供铜快速扩散的路径，并且，以干式制程形成的铜扩散阻障层，通常具有较大的厚度(约10纳米)。根据国际半导体技术发展蓝图(International Technology Roadmap for Semiconductors，ITRS)所述，当线宽比小于16纳米时，铜扩散阻障层的厚度必须低于2纳米以下才不会明显产生电阻电容延迟的问题。故现有技术中的铜扩散阻障层仍有待改善。

【发明内容】

本发明所要解决的技术问题在于，针对现有技术的不足提供一种扩散阻障结构、导电迭层及其制法。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种扩散阻障结构。扩散阻障结构形成于一基板以及一导电层之间，扩散阻障结构包括一非连续改质层和一阻障层。非连续改质层设置于所述基板上，非连续改质层的材料是一具有亲水基的高分子；阻障层设置于基板和非连续改质层上，阻障层的材料至少包括一自修复高分子。

为了解决上述的技术问题，本发明所采用的另外一技术方案是，提供一种导电迭层。导电迭层包括一基板、一扩散阻障结构和一导电层，基板具有一表面；扩散阻障结构设置于基板上，扩散阻障层包括一非连续改质层和一阻障层，非连续改质层设置于基板的表面，非连续改质层的材料是一具有亲水基的高分子；阻障层形成于基板的表面和非连续改质层上，阻障层的材料至少包括一自修复高分子；导电层设置于基板上，其中，导电层通过扩散阻障结构与基板隔离。

为了解决上述的技术问题，本发明所采用的另外再一技术方案是，提供一种导电迭层的制法。导电迭层的制法包括以下步骤：提供一基板，基板具有一表面；对基板的表面进行表面改质处理，以在表面上形成一非连续改质层；以及形成一阻障层于表面以及非连续改质层上；其中，非连续改质层的材料包括一具有亲水基的高分子，阻障层的材料包括一自修复高分子。

本发明的其中一有益效果在于，本发明所提供的扩散阻障结构、导电迭层及其制法，其能通过“具有亲水基的高分子的非连续改质层”以及“包括自修复高分子的阻障层”的技术方案，阻挡导电层中的金属原子扩散至基板中。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与图式，然而所提供的图式仅用于提供参考与说明，并非用来对本发明加以限制。

【附图说明】

图1为本发明导电迭层的侧视剖面示意图。