[发明专利]一种捷联去耦实现方法在审
| 申请号： | 201811140335.8 | 申请日： | 2018-09-28 |
| 公开（公告）号： | CN109407059A | 公开（公告）日： | 2019-03-01 |
| 发明（设计）人： | 钟欣雨;赵毅寰;戴宗武;尹建勇;王喆 | 申请（专利权）人： | 航天恒星科技有限公司 |
| 主分类号： | G01S7/36 | 分类号： | G01S7/36 |
| 代理公司： | 中国航天科技专利中心 11009 | 代理人： | 武莹 |
| 地址： | 100086 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 去耦 主控FPGA 控制信号 周期性控制信号 设计复杂度 弹体姿态 转换功能 定点DSP 解算 发送 转换 灵活 | ||
1.一种捷联去耦实现方法，其特征在于包括如下步骤：
步骤一，采用DSP GPIO控制信号与主控FPGA相连，DSP以DSP GPIO控制信号为周期对主控FPGA发送的弹体姿态信息进行解算，得到捷联去耦结果并送至主控FPGA；
步骤二，采用具备浮定点转换功能的DSP保障捷联去耦精度。
2.根据权利要求1所述的一种捷联去耦实现方法，其特征在于：所述的DSP GPIO控制信号在1ms内控制主控FPGA发送的弹体姿态信息至DSP、DSP对弹体姿态信息进行解算，得到捷联去耦结果并送至主控FPGA。
3.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：所述的DSP采用DSPTMS320F2812。
4.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：所述的DSP的捷联去耦精度小于5％。
5.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：还包括JTAG接口，实现DSP程序外部更新。
6.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：还包括EEPROM，用于存储DSP解算程序。
7.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：还包括看门狗，用于DSP解算程序发生异常时，对DSP进行复位。
8.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：还包括XINTF接口，连接DSP、主控FPGA，主控FPGA通过XINTF接口向DSP发送弹体姿态信息，DSP通过XINTF接口向主控FPGA发送捷联去耦结果。
9.根据权利要求1或2所述的一种捷联去耦实现方法，其特征在于：还包括外部晶振，用于向DSP、主控FPGA提供系统时钟。
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