[发明专利]一种节省芯片面积的布局结构及制备方法

说明书

本发明属于芯片布局设计技术领域，特别是涉及一种节省芯片面积的布局结构及制备方法。本发明主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。通过切除核心模块直角转角，将切除直角转角的核心模块设置于芯片角，并且切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。从而来实现芯片面积的减小。

技术领域

本发明属于芯片布局设计技术领域，特别是涉及一种节省芯片面积的布局结构及制备方法。

背景技术

在数字货币矿机芯片或者高性能并行计算芯片中，芯片面积是一项非常关键的指标，特别是采用了10nm,7nm,或者更先进工艺的设计中，一点面积的浪费都造成了芯片成本和市场竞争力的巨大损失。

现有数字货币矿机芯片或高性能并行计算芯片，因为工艺先进，芯片耗电量巨大，都是采用先进的FLIPCHIP封装设计，版图io现有的布局技术方案分为两种，一种是PIO方案，就是在芯片核心区域外面放置一圈PIO pad instance见图1，其中1-seal ring；2-芯片周边IO器件区；3-芯片核心器件区域。另外一种是AREA IO方案，将AreaIO pad instance放置在芯片核心区域见图2，1-sealring；2-芯片中间IO区域；3-芯片核心器件区域。

PIO技术方案中，在芯片周边会有一圈IO instance的放置，以三星10nm工艺的芯片为例，IO pad的宽度为150um.在芯片周边放置一圈IO,以一颗3mmx3mm的芯片为例，损失的面积为(0.15mm*3mm*4-0.15mm*0.15mm*2)/(3mm*3mm)*100％＝15％。

现有的AIO技术方案中，在芯片的四个角必须有一个75umx75um的corner留给sealring.在大多数情况下，数字货币矿机芯片或者高性能并行计算芯片会有复制的大量并行计算核心，由于四个corner的存在，也会造成一定的版图面积浪费(见图3)，其中1-searlring；2-芯片中间IO区域；3-芯片核心器件区域；4-21-并行处理核心；22-23-IP模块。

想要进一步节省版图面积浪费，目前现有技术中还没有更好的结构及方案。

发明内容

本发明公开了一种节省芯片面积的布局结构及制备方法，解决了现有技术中的芯片布局芯片面积过大的技术问题。

具体技术方案是，本发明主要是结合AIO的流程，在数字货币矿机芯片或者高性能并行计算芯片中，合理利用设计rule,改变模块形状将芯片corner面积浪费降低到最低的一种芯片布局结构。至少两个核心模块分别切除一个直角转角，所述切除直角转角的核心模块的转角边长大于或等于芯片sealring拐角边长，所述切除直角转角的核心模块放置于芯片角，切除角相对芯片sealring拐角放置；并且通过增加切除直角转角的核心模块的宽度或长度使切除直角转角的核心模块的面积不变。

优选的，所述被切除直角转角的核心模块为四个，四个被切除直角转角的核心模块设置与芯片的四个角，切除角相对芯片sealring拐角放置。

进一步的，核心模块切除直角转角面积为75umx75um。

一种节省芯片面积的布局结构的制备方法，包括以下步骤，例化核心模块、例化切除直角转角的核心模块网表、切除直角转角核心模块布局调整、电源规划、标准单元放置、时钟树综合、绕线、模块实现完成以后，通过lef和timing lib文件集成到芯片顶层，芯片顶层布局切除直角转角核心模块、规则模块核心，顶层电源规划、顶层标准单元放置、顶层时钟树综合、顶层绕线，最后全芯片signoff。