[发明专利]FPGA重复单元TILE关键子电路解析方法

权利要求书

1.一种FPGA重复单元TILE关键子电路解析方法，其特征在于，具体步骤如下：

第一步，架构参数定义：

该架构参数适用于任意架构FPGA中重复TILE中的互连线和可编程逻辑单元CLB；互连线包括连接到其它TILE的全局互连线和在TILE内部的局部互连线参数，局部互连线是全局互连线和CLB之间通信的桥梁，来自全局互连线的数据通过输入选择器IMUX输入到CLB、CLB的数据通过输出选择器OMUX输出到全局互连线；局部互连线还包括时钟输入选择器CLK、复位/置位控制选择器CTRL；可编程逻辑单元CLB包括任意输入的LUT、进位链和寄存器；

架构参数定义包括对全局互连线、局部互连线和可编程逻辑单元CLB的架构参数定义；全局互连线架构参数定义，包括方向、线类型、抽头位置、总线编号、延长线这几个方面；局部互连线架构参数定义，包括线类型和总线编号两方面；可编程逻辑单元CLB的LUT的架构参数定义包括LUT位置编号和LUT的扇入数两方面，寄存器的和进位链的架构参数按LUT的架构参数定义，进行定义编号；

第二步，按照互连线和可编程逻辑单元CLB架构参数，对于给定一个FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；

该描述文件说明了全局互连线是如何在多个TILE之间连接的；说明了局部互连线如何实现全局互连线和CLB之间信号传输的；说明了CLB的LUT输入是如何连接局部互连线，CLB的进位链的输入/输出是如何在TILE之间连接的，CLB的寄存器的数据输入、时钟输入、复位输入，数据输出是如何连接局部互连线；

第三步，基于逻辑和互连之间的连接规律描述文件，解析出全局互连线、局部互连线和可编程逻辑单元之间的连接关系，得到FPGA芯片的关键子电路；

其中：

所述全局互连线参数定义如下：

方向参数，除了东、西、南、北外，还包括拐线涉及的其它方向；用E/W/S/N表示，如果有拐线,用两个不同的方向字母组合表示，其中LH/LV表示水平/垂直长线，这里字母E、W、S、N依次表示东、西、南、北方向；

线类型参数，根据全局互连线跨越TILE的距离定义，即互连线跨越的重复单元的个数；

抽头位置参数，表示线所到达的TILE的位置；用A/ B/ C/ D/ E/ BEG/MID/END表示；BEG表示开始的位置，A表示BEG之后跨越了1个重复单元到达的位置，B、C、D、E 分别表示BEG之后跨越了2个、3个、4个、5个重复单元到达的位置，MID表示中间的位置，END表示结束的位置；

总线编号参数，由于在TILE中，同种线类型的互连线不止一根，需要进行编号；

延长线参数，是为了增加芯片的连通度，全局互连线在END结束之后，又向东、西、南、北任意方向延长了TILE的连接，延长线包括延长线的方向和编号；

所述局部互连线的架构参数定义包括线类型和总线编号两方面；

局部互连线的线类型参数，是根据连接到CLB中不同的子电路而分类，包括：局部互连线连接到LUT输入端的IMUX信号线，局部互连线连接到寄存器的时钟端的CLK信号线，局部互连线连接到寄存器的控制端的CTRL信号线，局部互连线连接到进位链的进位信号BYP信号线，局部互连线连接到寄存器的时钟使能端的FAN信号线，以及其它类型信号线；

局部互连线的总线编号参数，由于在TILE中，同种线类型的互连线不止一根，需要进行编号；

所述可编程逻辑单元CLB的LUT的架构参数定义，包括LUT位置编号和LUT的扇入数两方面；

LUT位置参数，由于LUT的个数不只一个，要从最底下位置编号到最上面位置进行编号；

LUT的扇入参数，是指LUT的输入数；

可编程逻辑单元CLB的寄存器的架构参数、进位链的架构参数也要定义位置编号，采用类的方法进行。