[发明专利]FPGA重复单元TILE关键子电路解析方法

说明书

本发明属于集成电路技术领域，具体为一种FPGA重复单元TILE关键子电路的解析方法。包括：架构参数定义，对全局互连线、局部互连线和可编程逻辑单元的架构参数定义；全局互连线架构参数定义包括方向、线类型、抽头位置、总线编号、延长线；局部互连线架构参数定义包括线类型和总线编号；可编程逻辑单元的LUT包括位置编号和LUT的扇入数，寄存器的和进位连的架构参数类似于LUT；按照互连线和可编程逻辑单元架构参数，对于FPGA架构，生成FPGA的逻辑和互连之间的连接规律描述文件；基于该连接规律描述文件，由电路自动生成程序解析全局互连线、局部互连线和可编程逻辑单元之间的连接关系，自动输出FPGA芯片的关键子电路。

技术领域

本发明属于集成电路技术领域，具体涉及FPGA重复单元TILE关键子电路解析方法。

背景技术

FPGA是一种基于重复单元TILE的规整阵列结构，如图1所示。正是这种规整性结构使其往往率先使用世界最前沿IC工艺与设计技术，集成度在各类IC中名列前茅、已达数百亿晶体管。这种规整FPGA电路一般采用全定制设计方法以获得其高性能[1-4]，FPGA电路晶体管快速优化方法不但可以缩短全定制FPGA芯片的设计时间，而且还可以提高性能。而FPGA电路的晶体管快速优化方法，主要基于FPGA架构参数和工艺参数进行关键子电路解析和优化，所以FPGA关键子电路解析是决定性的一步，另外，FPGA关键子电路解析对FPGA芯片结构探讨、FPGA软件系统开发也十分重要，是FPGA设计自动化的重要前题。

本发明提出了一种适合于任意架构FPGA的关键子电路解析方法。FPGA由重复单元TILE组成，如图1所示便是基于重复TILE的FPGA一种架构图，也可以应用于其它架构。TILE包括互连线和可编程逻辑块（CLB）组成，如图2所示。互连线包括全局互连线和局部互连线。全局互连线指的是信号跨越了TILE的情况。通过局部互连线，可编程逻辑块可以和互连线完成信号传输。例如两个不同TILE的CLB要进行信号传输，则CLB首先通过局部互联的OMUX将信号传递到全局互连线中，然后全局互连线传递信号跨越若干个TILE到达目的TILE，然后再通过局部互连的IMUX将信号传递给CLB。其中全局互连线和局部互连线的源头在硬件电路都是多路选通器。

首先，本发明对其一个重复单元TILE架构参数进行定义，包括对全局互连线、局部互连线和可编程逻辑单元的架构参数定义。然后，对任一FPGA架构，按照本发明定义的架构参数，生成FPGA的逻辑和互连之间的连接规律描述文件。最后，基于逻辑和互连之间的连接规律描述文件中的连线驱动关系，自动解析出FPGA的关键子电路。

参考文献：

[1] BETZ V, ROSE J, MARQUARDT A. Architecture and CAD for Deep-Submicron FPGAS [J]. Springer International, 1999, 497.

[2] AHMED E, ROSE J. The effect of LUT and cluster size on deep-submicron FPGA performance and density [J]. IEEE Transactions on Very LargeScale Integration Systems, 2004, 12(3): 288-98.

[3] LEMIEUX G, LEE E, TOM M, et al. Directional and single-driverwires in FPGA interconnect [A] in: proceedings of the IEEE InternationalConference on Field-Programmable Technology, 2004 Proceedings [C], F, 2004.