[发明专利]一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法在审

专利信息
申请号: 201811168631.9 申请日: 2018-10-08
公开(公告)号: CN109346402A 公开(公告)日: 2019-02-15
发明(设计)人: 陈晓宇;赵杰;折宇;孙有民 申请(专利权)人: 西安微电子技术研究所
主分类号: H01L21/28 分类号: H01L21/28;H01L21/3215;H01L21/8238
代理公司: 西安通大专利代理有限责任公司 61200 代理人: 徐文权
地址: 710065 陕西*** 国省代码: 陕西;61
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摘要:
搜索关键词: 版图设计 淀积 制程 剥落 多晶硅层 栅氧化层 清洗 高温氧化气氛 有机物沾污 自然氧化层 表面颗粒 硅片表面 有效控制 掺杂的 多晶层 良品率 栅氧化 注入层 硅片 多晶 掺杂 金属 覆盖
【说明书】:

本发明公开了一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法,包括以下步骤:1)栅氧化炉前清洗,清洗掉硅片表面上的表面颗粒、金属、有机物沾污和自然氧化层;2)硅片在高温氧化气氛中氧化形成栅氧化层;3)利用CVD淀积方法在栅氧化层上进行淀积形成无掺杂的多晶硅层;4)在得到的多晶硅层上进行淀积形成WSix层;5)在得到WSix层后,通过N型注入进行多晶掺杂;步骤1)之前包括如下步骤:在Polycide MOS工艺版图设计时,多晶层都经过N型或P型注入层的覆盖。该方法简化了现有工艺制程,且WSix应力明显减少,有效控制了WSix剥落问题,能够提高良品率。

技术领域

本发明属于超大规模集成电路设计和制造领域,涉及一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法。

背景技术

在大规模集成电路(VLSI)中,常采用掺杂多晶硅作为栅电极和多晶互连材料。为了满足集成电路更高集成度、更快速度、更低功耗的要求,器件的横向尺寸(器件的特征尺寸,如MOS管的沟道长度L)和纵向尺寸(各个膜层厚度)需要不断等比例缩小。但是,多晶电阻随多晶厚度的减少反而增加,无法满足器件栅电极和多晶互连更低电阻的要求。在亚微米VLSI工艺中,掺杂多晶硅被电阻值低一个数量级以上的多晶硅-金属硅化物(Polycide)取代。

Polycide由于低电阻值、耐高温和良好的工艺兼容性,在0.4μm/0.5μm/0.6μm等几代CMOS工艺中广泛采用。但是,WSix应力很大,达到5~15×108Pa。在Polycide CMOS工艺制程中,WSix淀积在高温热过程中,由于自身应力超过对下层多晶硅的粘附力,WSix层极易发生往上卷曲而大面积剥落分离(Peeling)的现象,严重降低产品的良率。

对于WSix Peeling的控制,可以优化工艺采用应力较小的薄膜生长方法。“Chemical Vapor Deposition of Tungsten and Tungsten Silicides for VLSI/ULSIApplications”(出版社:William Andrew,1992年12月31日第204页)提出使SiH2CL2替代SiH4作为反应气体后WSix薄膜的剥落明显减少。“Analysis of stress in chemical vapordeposition tungsten silicide film”(Journal of Applied Physics,1985年第58期第4194页)提出提高Si/W的成分比例可以显著减小应力。但是,即使是最优的生长条件,WSix的应力仍然波动较大,WSix Peeling难以避免。目前较多采用的工艺方法是在WSix薄膜淀积后再淀积一层SiO2的帽子层(CAP),见美国专利“Polycide gate MOSFET process forintegrated circuits”(US patent 5089432,1992年2月18日)。因为SiO2的膜层应力为-109Pa,能有效缓解WSix薄膜的张应力。“WSiPolycide工艺的研究”(《电子与封装》,2012年第12期第29页)指出,CAP层只能维持当前WSix薄膜的应力,不能减少WSix薄膜的应力。而且,CAP层增加了工艺的复杂性,特别是多晶刻蚀的形貌较难控制。

发明内容

本发明的目的在于克服上述现有技术的缺点,提供一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法。

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