[发明专利]半导体器件及其制造方法及包括该器件的电子设备

说明书

公开了一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，竖直型半导体器件可以包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。

技术领域

本公开涉及半导体领域，更具体地，涉及紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制、小亚阈值摆幅以及由此导致的低功耗。这使得能够将器件进一步缩小以增大集成密度。在一些应用中需要串联连接若干晶体管例如为了形成与非(NAND)门。可以将这些晶体管竖直叠置以节省面积。但是，晶体管之间的互连形成存在难度。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种竖直型半导体器件，包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。

根据本公开的另一方面，提供了一种制造竖直型半导体器件的方法，包括：在衬底上设置源/漏层、沟道层交替叠置的堆叠；在所述堆叠上设置硬掩模层，该硬掩模层被构图为具有器件限定部、接触限定部以及器件限定部与接触限定部之间的连接部，其中在俯视图中，连接部相对于器件限定部和接触限定部收缩；利用硬掩模层为掩模，对所述堆叠进行构图；选择性刻蚀沟道层，使沟道层留于硬掩模层的器件限定部下方；利用第一电介质层填充硬掩模层下方由于沟道层的选择性刻蚀而留下的空间；选择性刻蚀源/漏层，使源/漏层留于硬掩模层的器件限定部下方；利用第二电介质层填充硬掩模层下方由于源/漏层的选择性刻蚀而留下的空间；进行替代栅工艺，将第一电介质层替换为栅堆叠，从而栅堆叠包括处于硬掩模层的器件限定部下方的主体、处于硬掩模层的接触限定部下方的端部以及处于硬掩模层的连接部下方的连接部；至少对部分栅堆叠的端部进行构图，使得处于上方的栅堆叠的端部能够露出处于下方的栅堆叠的端部；以及在各栅堆叠的端部上形成与端部相接触的接触部。

根据本公开的另一方面，提供了一种电子设备，包括上述竖直型半导体器件。

根据本公开的实施例，栅堆叠横向延伸，特别是可以延伸超出有源区域，以便于制造到栅堆叠的接触部。栅堆叠的连接部相对于主体和端部收缩，这种结构一方面能够限定器件的特征尺寸(对应于主体)，另一方面能够便于(端部)与接触部相接触。各单元器件彼此竖直叠置，从而相邻单元器件各自的源/漏区可以彼此物理接触或者共享，于是能够容易地形成串联连接。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至25示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图1、2是截面图，图3(a)、6、7、8(a)、11(a)、12(a)、13(a)、15(a)是俯视图，图9(a)、10(a)、11(b)、13(b)、14(a)、15(b)、16(a)、17(a)、18(a)、19(a)、20、21、22、23、24、25是沿图3(a)中AA′线的截面图，图3(b)、4、5、8(b)、9(b)、10(b)、11(c)、13(c)、14(b)、18(b)、19(b)是沿图3(a)中BB′线的截面图，图12(b)是沿图12(a)中DD′线的截面图，图16(b)、17(b)、18(c)、19(c)是沿图15(a)中EE′线的截面图；

图26至28示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；