[发明专利]将高速多通道链路中的通道与互连之间的训练模式序列解相关有效
申请号: | 201811176643.6 | 申请日: | 2014-03-03 |
公开(公告)号: | CN109617572B | 公开(公告)日: | 2021-12-10 |
发明(设计)人: | K·C·拉斯特德;A·O·兰 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H04L25/02 | 分类号: | H04L25/02;H04B3/40;H04L5/14 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 姬利永;张欣 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 高速 通道 中的 互连 之间 训练 模式 序列 相关 | ||
1.一种用于链路训练的装置,包括:
处理器,具有一个或多个处理器核和存储器接口;
存储器,耦合到所述处理器的存储器接口;以及
网络芯片,耦合到所述处理器,包括:
包括发射端口和接收端口的高速通信接口,所述发射端口被配置成用于通过多条发射通道发射信号并且所述接收端口被配置成用于通过多条接收通道接收信号;以及
多个链路训练模式生成器,各自被配置成用于采用伪随机位序列(PRBS)多项式生成用于对应的发射通道的PRBS链路训练模式,
其中每个PRBS多项式被配置成用于生成11位PRBS,并且所述多条发射通道包括四条通道:通道0、通道1、通道2和通道3,并且所述PRBS多项式包括:
用于通道0的l+x5+x6+x10+x11;
用于通道1的l+x5+x6+x9+x11;
用于通道2的1+x4+x6+x8+x11;以及
用于通道3的l+x4+x6+x7+x11。
2.如权利要求1所述的装置,其中,所述多条接收通道包括四条通道。
3.如权利要求1所述的装置,其中,所述高速通信接口包括100吉比特每秒以太网接口。
4.如权利要求1所述的装置,其中,所述网络芯片被进一步配置成用于存储多个PRBS多项式以及从所述多个PRBS多项式选择PRBS多项式以便由所述多个链路训练模式生成器使用。
5.如权利要求1所述的装置,其中,所述网络芯片被进一步配置成用于存储被分为第一组和第二组的多个PRBS多项式,其中作为第一端点的所述装置与作为第二端点的第二装置通信地耦合,其中所述第二装置包括链路合作伙伴并且也配置成用于存储被分为所述第一组和所述第二组的相同的多个PRBS多项式,并且其中,当操作时,所述装置被配置成用于通过与所述链路合作伙伴协商以便确定所述装置和所述链路合作伙伴中的哪一个采用来自所述第一组的PRBS多项式以及所述装置和所述链路合作伙伴中的哪一个采用来自所述第二组的PRBS多项式来采用与所述第二装置进行的链路协商操作,其中所述链路协商操作是以确保将在所述第一端点和所述第二端点处采用不同组的多项式的方式实现的。
6.如权利要求5所述的装置,其中,所述网络芯片被配置成用于通过执行包括以下内容的操作执行与所述链路合作伙伴的所述协商:
从所述用于链路训练的装置向所述链路合作伙伴发送第一随机数;
从所述链路合作伙伴接收第二随机数;
从所述链路合作伙伴接收第一回波随机数,所述第一回波随机数等于所述第一随机数;
向所述链路合作伙伴发送第二回波随机数,所述第二回波随机数等于所述第二随机数;以及
将所述第一随机数与所述第二随机数进行比较以便确定是使用来自所述第一组还是来自所述第二组的PRBS多项式。
7.如权利要求1所述的装置,其中,所述网络芯片包括网络接口控制器。
8.如权利要求1所述的装置,其中,所述处理器包括第一高速外围组件互连(PCIe)接口,并且所述网络芯片包括第二PCIe接口,其中所述处理器通过所述第一和第二PCIe接口耦合到所述网络芯片。
9.如权利要求1所述的装置,其中,所述网络芯片包括耦合到所述存储器的直接存储器存取(DMA)接口。
10.如权利要求1所述的装置,其中,所述装置是服务器刀片。
11.如权利要求1所述的装置,其中,所述装置是网络节点。
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