[发明专利]优化EMI的超结MOSFET版图结构及制造方法

说明书

本发明涉及优化EMI的超结MOSFET版图结构及制造方法，该方法通过poly布图，结合P‑body自对准注入工艺，达到增加MOSFET的Cgd，减小dv/dt，提高器件EMI性能的目的，同时省掉了一层body版。本发明通过特殊的poly布图，结合P‑body自对准注入工艺，可以达到增加MOSFET的Cgd，减小dv/dt，提高器件EMI性能的目的，同时省掉了一层body版，降低了产品的生产成本；通过仿真，结构的Cgd明显增加，使得在器件使用过程中，dv/dt减小，EMI性能提升。

技术领域

本发明涉及一种超结MOSFET结构，具体涉及一种优化EMI的超结MOSFET版图结构及制造方法。

背景技术

超结MOSFET拥有更低的比导通电阻（Rsp），在相同BV及Rdson条件下，超结MOSFET的芯片面积更小，成本更低，同时栅电荷也更小，有效的降低了产品的开关损耗。但是开关速度的加快会使得超结MOSFET的电磁干扰（EMI）大于平面VDMOSFET，在一些电路拓扑中，影响了超结MOSFET替代平面VDMOSFET的进程。另一方面，随着超结MOSFET设计与工艺的进步，比导通电阻越来越小，芯片面积和栅电荷也变得越来越小，开关速度不断加快，对产品的应用拓扑电路设计有了更高的要求，提高产品的EMI特性可以提高产品的易用性，降低终端工程师的设计难度，更利于产品的推广。

发明内容

本发明的目的是提供一种优化EMI的超结MOSFET版图结构及制造方法，通过版图优化调整产品Cgd，达到减小MOSFET开关过程中dv/dt，降低栅极震荡，提高器件EMI性能的效果。

本发明所采用的技术方案为：

优化EMI的超结MOSFET版图结构的制造方法，其特征在于：

该方法通过poly布图，结合P-body自对准注入工艺，达到增加MOSFET的Cgd，减小dv/dt，提高器件EMI性能的目的，同时省掉了一层body版。

具有由以下步骤实现：

步骤一、在N+衬底上生长外延N-；

步骤二、通过Trench光刻板，刻蚀出深沟槽，然后生长P型外延，使之填充满沟槽，并进行CMP工艺，将沟槽外的N型外延及P型外延去掉，构成N柱P柱交错排布的超结结构；

步骤三、淀积场氧化层并回刻，通过栅氧、多晶硅淀积回刻形成gate ，然后利用自动准工艺进行Boron的注入和退火形成body区，再利用光刻版定义出注入窗口，注入As或P并推阱形成Nsource区；

步骤四、淀积ILD并回刻，孔注，最后淀积金属并回刻，形成器件的最终结构。

如所述的制造方法制得的优化EMI的超结MOSFET版图结构。

本发明具有以下优点：

本发明通过特殊的poly布图，结合P-body自对准注入工艺，可以达到增加MOSFET的Cgd，减小dv/dt，提高器件EMI性能的目的，同时省掉了一层body版，降低了产品的生产成本。通过仿真，结构的Cgd明显增加，使得在器件使用过程中，dv/dt减小，EMI性能提升。

附图说明

图1为poly版图。

图2为图1 AA方向的器件剖面图。

图3为步骤一示意图。

图4为步骤二示意图。

图5为步骤三示意图。

图6为器件仿真示意图。

具体实施方式

下面结合具体实施方式对本发明进行详细的说明。