[发明专利]存储器集成电路及其预取方法

权利要求书

1.一种存储器集成电路，包括：

接面电路，用以接收外部装置的正常读请求；

存储器；

存储器控制器，耦接至所述存储器以及所述接面电路；以及

预取加速器电路，耦接于所述接面电路与所述存储器控制器之间，用以产生预取请求，其中，

在所述预取加速器电路发送所述预取请求至所述存储器控制器后，所述预取加速器电路通过所述存储器控制器从所述存储器预取至少一笔预取数据；

当在所述预取加速器电路中的所述至少一笔预取数据具有所述正常读请求的目标数据时，所述预取加速器电路从所述至少一笔预取数据中取出所述目标数据并回传给所述接面电路；以及

当在所述预取加速器电路中的所述至少一笔预取数据没有所述目标数据时，所述预取加速器电路将所述正常读请求优先于所述预取请求发送给所述存储器控制器，

其中

所述预取加速器电路依据相关于所述存储器控制器的忙碌程度的状态信息与预取阈值的关系来判断是否发送所述预取请求给所述存储器控制器；以及

所述预取加速器电路统计预取命中率，并基于所述预取命中率动态调整所述预取阈值。

2.如权利要求1所述的存储器集成电路，其中所述状态信息包括计数值，所述计数值用以表示曾经传送给所述存储器控制器却尚未获得所述目标数据的所述正常读请求的数量。

3.如权利要求1所述的存储器集成电路，其中所述预取加速器电路包括：

预取控制器，耦接于所述接面电路与所述存储器控制器之间，用以产生所述预取请求；

缓冲器，耦接至所述接面电路与所述存储器控制器之间，用以存储从所述存储器被读取出来的所述至少一笔预取数据；以及

正常请求队列，耦接于所述接面电路与所述存储器控制器之间，用以存储来自所述接面电路的所述正常读请求，其中

当所述正常请求队列具有所述正常读请求时，所述预取控制器将所述正常读请求优先于所述预取请求发送给所述存储器控制器，以及

当所述缓冲器具有所述正常读请求的所述目标数据时，所述预取控制器从所述缓冲器中取出所述目标数据并回传给所述接面电路。

4.如权利要求3所述的存储器集成电路，其中

所述预取控制器依据相关于所述存储器控制器的忙碌程度的状态信息与预取阈值的关系来判断是否发送所述预取请求给所述存储器控制器；以及

所述预取控制器统计预取命中率，并基于所述预取命中率动态调整所述预取阈值。

5.如权利要求4所述的存储器集成电路，其中

当所述正常请求队列没有所述正常读请求，且所述状态信息小于所述预取阈值时，所述预取控制器发送所述预取请求给所述存储器控制器；以及

当所述正常请求队列具有所述正常读请求，或所述状态信息不小于所述预取阈值时，所述预取控制器不发送所述预取请求。

6.如权利要求4所述的存储器集成电路，其中

当所述预取命中率小于第一阈值时，所述预取控制器调小所述预取阈值；以及

当所述预取命中率大于第二阈值时，所述预取控制器调大所述预取阈值，其中所述第二阈值大于或等于所述第一阈值。