[发明专利]存储器集成电路及其预取方法

说明书

本发明提供一种存储器集成电路及其预取方法。存储器集成电路包括接面电路、存储器、存储器控制器与预取加速器电路。接面电路接收外部装置的正常读请求。在预取加速器电路发送预取请求至存储器控制器后，预取加速器电路通过存储器控制器从存储器预取至少一笔预取数据。当在预取加速器电路中的预取数据具有正常读请求的目标数据时，预取加速器电路从所述预取数据中取出目标数据并回传给接面电路。当在预取加速器电路中的预取数据没有目标数据时，预取加速器电路将正常读请求优先于预取请求发送给存储器控制器。

技术领域

本发明涉及一种电子装置，且特别涉及一种存储器集成电路及其预取方法。

背景技术

硬件预取是由硬件根据存取地址的历史信息，将未来可能的存取数据预先取入快取(Cache)，从而在数据真正被用到时可以从速度较快的快取得到数据。无论如何，预取请求可能会和正常读请求竞争资源(例如，存储器缓冲器和存储器总线)，而造成来自中央处理单元(central processing unit，CPU)的正常读请求被延迟。

已知的硬件预取对于如何处理预取请求有两种方法。一种方法认为正常读请求与预取请求有相同的优先级。另一种方法总是优先处理预取请求，以便程序可以使用已知的数据。这两种方法往往延迟了正常读请求并可能导致效能下降，特别是预取请求不准确的时候。无论采取上述何种预取策略，都无法保证在所有场景中皆可提升效能。

发明内容

本发明提供一种存储器集成电路及其预取方法，以提高存储器的带宽利用率。

本发明的实施例提供一种存储器集成电路。存储器集成电路包括接面电路、存储器、存储器控制器与预取加速器电路。接面电路用以接收外部装置的正常读请求。存储器控制器耦接至存储器。预取加速器电路耦接于接面电路与存储器控制器之间。预取加速器电路用以产生预取请求。在预取加速器电路发送预取请求至存储器控制器后，预取加速器电路通过存储器控制器从存储器预取至少一笔预取数据。当在预取加速器电路中的所述预取数据具有正常读请求的目标数据时，预取加速器电路从所述预取数据中取出目标数据并回传给接面电路。当在预取加速器电路中的所述预取数据没有目标数据时，预取加速器电路将正常读请求优先于预取请求发送给存储器控制器。

本发明的实施例提供一种存储器集成电路的预取方法。存储器集成电路包括接面电路、存储器、存储器控制器与预取加速器电路。预取方法包括：由接面电路接收外部装置的正常读请求；由预取加速器电路产生预取请求；在预取加速器电路发送预取请求至存储器控制器后，由预取加速器通过存储器控制器从存储器预取至少一笔预取数据；当在预取加速器电路中的所述预取数据具有正常读请求的目标数据时，由预取加速器电路从所述预取数据中取出目标数据并回传给接面电路；以及当在预取加速器电路中的所述预取数据没有目标数据时，由预取加速器电路将正常读请求优先于预取请求发送给存储器控制器。

基于上述，在本发明一些实施例中，所述存储器集成电路及其预取方法可以将存储器带宽性能优化。当预取数据中具有正常读请求的目标数据时，接面电路可以从预取数据获取目标数据而不需要去存取存储器，因此可以加速正常读请求的读取速度。当预取数据中没有正常读请求的目标数据时，接面电路可以优先地(优先于预取请求)将正常读请求发送给所述存储器控制器，因此可以保证正常读请求不会被延迟。因此，所述存储器集成电路可以降低正常读请求被延迟的机率，有效提升存储器的带宽利用率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依据本发明一实施例所绘示的存储器集成电路的电路方块(circuitblock)示意图。

图2是依据本发明一实施例所绘示的一种存储器集成电路的预取地址决定方法的流程示意图。

图3是依据本发明一实施例所绘示的一种存储器集成电路的预取方法的流程示意图。