[发明专利]一种基于SRIO总线的多核并行信号处理系统及方法

权利要求书

1.一种基于SRIO总线的多核并行信号处理系统，其特征在于，包含：

若干片DSP，其内部设置有SRIO通信模块；

高速互联交换芯片，其实现任意两片DSP之间的SRIO互联；所述高速互联交换芯片通过VPX接口引出SRIO接口，实现板级互联；

用于各处理单元的电源管理及接口管理的CPLD；

FPGA芯片，其基于SRIO接口与所述高速互联交换芯片连接，使该FPGA芯片与DSP之间实现互联。

2.如权利要求1所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述若干片DSP的数目为四片，该DSP采用TMS320C6678数字信号处理器；

每片DSP具有独立的Flash存储单元，每片DSP包含有若干接口；

每片DSP内部包含8个处理器核心，处理器核心采用超长指令字架构。

3.如权利要求1或2所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述高速互联交换芯片采用CPS1848高速互联交换芯片；

所述CPS1848高速互联交换芯片提供12路4X SRIO信号，其中，4路与4片所述TMS320C6678数字信号处理器相连，2路与所述FPGA芯片相连，剩下6路连接到所述VPX接口。

4.如权利要求1所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述VPX接口包括供电、GPIO、中断、GbE、PCIE中的一种或者多种接口信号。

5.如权利要求1或4所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述DSP、所述高速互联交换芯片、所述CPLD和所述FPGA芯片均设置在一板卡上；

所述板卡还提供2路RS422接口及32路GPIO信号到VPX接口；

所述板卡上设置有由FPGA芯片负责控制读写的温度传感芯片。

6.如权利要求1所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

进一步包含：

将信号处理算法进行划分的多个并行的计算组件模块，相互之间基于消息传递方式实现数据收发，最终完成信号处理计算过程；多个计算组件分布在不同的DSP核心上；

计算组件模块之间的逻辑连接模块；

由计算组件调用的消息分发器，其运行在DSP核心上，负责检查发往本地的消息并及时激活相应的计算组件；

线程池模块，其内部设置多个空闲线程，当计算组件收到数据消息且存在空闲线程时方可进入就绪态，线程为计算组件提供运行环境，进入就绪态的组件线程被调度执行。

7.如权利要求6所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

每个计算组件包括待处理的数据及相应的处理函数，所述待处理的数据以消息方式传递到计算组件的数据缓冲区，计算组件运行的前提条件是待处理数据已到达计算组件的数据缓冲区；

当计算过程结束后，处理函数再以消息方式将处理结果发送到下一级计算组件。

8.如权利要求6或7所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述计算组件运行在独立的线程空间，支持抢占机制。

9.如权利要求6或7所述的基于SRIO总线的多核并行信号处理系统，其特征在于，

所述多核并行信号处理系统基于异步消息模型，使得一个计算组件在计算过程中会调用其他计算组件，并在等待其他计算组件返回计算结果的过程中，该计算组件并不会持续阻塞，会注册一个处理返回的计算结果的计算组件，然后退出执行过程，待其他组件的计算结果返回之后，再由消息分发器激活注册的计算组件完成后续计算过程，在计算结果返回之前，当前DSP核心处于空闲状态，可以通过消息分发器调度其他有数据消息到达或者具备运行条件的计算组件，从而充分利用DSP计算资源。

10.一种采用如权利要求1-9任意一项所述的基于SRIO总线的多核并行信号处理系统的多核并行信号处理方法，其特征在于，该方法包含以下过程：

多核并行信号处理系统启动，若干片DSP并行加载各自的启动程序；

启动程序开始执行后，多核并行信号处理系统根据配置需求进行初始化配置；

所有DSP均与高速互联交换芯片建立物理连接，DSP之间实现数据传输；

对算法进行并行开发，以通信原语为分割点，将算法代码分割为多个相对独立的子块，并以子块为基础构建计算组件，根据子块对DSP算力的需求以及子块之间的通信关系，将算法中的子块映射到DSP核心；

将分配到同一处理器核心上的计算组件进行编译连接，构成独立的进程；

待所有进程启动完毕之后，根据计算组件之间的通信关系建立相应的逻辑连接并开辟消息缓冲区，然后将计算组件注册到对应的消息通道；

当一个计算组件完成计算过程之后，会通过统一抽象的消息发送函数将处理结果发送到下一级计算组件，直至完成计算。