[发明专利]半导体功率器件的并行测试设备

说明书

本发明公开半导体功率器件的并行测试设备，其用于并行地测量多个所述半导体功率器件的电性参数，其包括测试头(100)、连接电缆(200)、和测试电脑(400)，其中，借助于所述连接电缆(200)，所述测试头(100)能够与所述测试电脑(400)通讯连接。所述测试头(100)包括接触电路板(101)、主控电路板(102)、TIB测试资源接口板(103)、可编程负载加载板(104)、和探针接触装置(105)；所述测试头的主控电路板(102)能够通过编程设计控制所述可编程负载加载板(104)，动态地分配测试资源，按乒乓测试模式并行地测试所述半导体功率器件。本发明达到了提高测试效率的技术效果。

技术领域

本发明涉及专门适用于制造或处理半导体或固体器件或其部件过程中的测试或测量方法或设备的技术领域(H01L 21/66)，本发明尤其涉及半导体功率器件的并行测试设备。

背景技术

现有传统的半导体功率器件的生产流程如图1所示：

在晶圆装载工位将晶圆粘贴在蓝膜上，通过晶圆切割工位将整片晶圆切割成一个个独立的芯片，芯片粘贴工位再把芯片粘接在框架上，框架上的芯片上的垫块式焊点再用高纯度的金属丝在芯片焊线工位焊接连接在框架上的指定引线脚上，接下来整体热硬化和注塑固化，电镀管脚切筋成型后的芯片放置到管子里面去后再分粒测试良品打印包装。

针对目前传统的测试工位单粒芯片测试的局限性描述有如下几个方面：

(1)单个芯片的测试速度慢，芯片传送时间累积生产周期长。

(2)单个芯片个体因素导致人为干涉因素质量风险提高。

(3)单粒芯片通用金手指每个都需要单独定位易导致接触不良引起的测试良品率下降，从而造成不必要的成本浪费。

专利文献CN102253324B公开一种应用该并行测试结构测试热载流子效应的方法，包括以下步骤：S1、进行单个器件阶段的测试，S2、进行应力加载阶段的测试，S3、反复交替步骤S1和步骤S2的测试，比较多次测量的电学性能参数。本发明可以提高MOS器件热载流子的测试效率。

专利文献CN101702005B公开一种与时间相关电介质击穿(TDDB)的并行测试电路。利用本发明提供的TDDB并行测试电路可以大大缩短晶体管器件的 TDDB的检测时间，大大提高晶体管器件的检测效率，有效降低了生产成本。

专利文献CN106788441A公开一种驱动MOS薄膜电阻阵的DAC阵列控制电路，包括依次相连接的图像数据FIFO、时序控制电路和DAC阵列；DAC阵列为m×n结构，即m个DAC为一组，共有n组；m和n均为不包含0的自然数；每一组中的m个DAC的数据输入端并行连接，n组DAC各自独立与时序控制电路相连接；DAC阵列的输出端用于与MOS薄膜电阻阵相连接，DAC的通道数量与MOS薄膜电阻阵的模拟信号输入端数量一致，且一一对应；时序控制电路为双缓冲控制模式；该一种驱动MOS薄膜电阻阵的DAC阵列控制电路保证了多路DAC数据加载的正确性，提高了图像数据刷新的效率，保证了图像数据DAC转换的可靠性和实时性。

专利文献CN101728293B公开一种MOS晶体管器件栅氧化层完整性(GOI) 测试的方法，包括以下步骤：提供一测试电源；将多个待测MOS晶体管器件分别连接于所述测试电源；检测此时所述MOS晶体管器件漏电流；当所述漏电流突然变化时，开启侦测装置，检测所述MOS晶体管器件上的失效点。利用该方法，还可以在对MOS晶体管器件进行栅氧化层可靠性的测试时，特别是采用并行时间相关电介质击穿(TDDB)测试时，不仅可以评估待测器件的寿命，而且可以同步且及时而精确反映待测MOS晶体管器件栅极氧化层上失效点的具体情况，从而对器件进行进一步的失效分析。