[发明专利]半导体装置及其制造方法有效
申请号: | 201811248184.8 | 申请日: | 2014-09-04 |
公开(公告)号: | CN109390326B | 公开(公告)日: | 2022-02-11 |
发明(设计)人: | 栗田洋一郎;江泽弘和;河崎一茂;筑山慧至 | 申请(专利权)人: | 铠侠股份有限公司 |
主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L21/98 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 牛玉婷 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 装置 及其 制造 方法 | ||
1.一种半导体装置,其中,具备:
上层芯片,具有第1面和上述第1面的相反侧的第2面;
第1树脂层,设置在上述上层芯片的上述第1面;
第1布线层,设置在上述第1树脂层中,与上述上层芯片电连接;
第2树脂层,设置在上述第1树脂层的表面侧,并扩展到比上述上层芯片的侧面靠外侧的芯片外区域;
第2布线层,设置在上述第2树脂层中,与上述第1布线层连接,并延伸到上述芯片外区域;
下层芯片,安装在上述第1树脂层的上述表面侧,与上述第1布线层连接;以及
封固树脂,将上述上层芯片覆盖,
上述上层芯片具有多个存储器芯片的层叠体,
上述多个存储器芯片具有第1芯片、第2芯片及第3芯片,
上述第1芯片具备:
第1半导体层,具有第1电路面和上述第1电路面的相反侧的第1背面;
第1片上布线层,设置在上述第1电路面;
第1接合金属,与上述第1片上布线层连接;以及
第1贯通电极,贯通上述第1半导体层地设置,与上述第1片上布线层连接;
上述第2芯片具有:
第2半导体层,具有与上述第1芯片的上述第1片上布线层对置的第2电路面和上述第2电路面的相反侧的第2背面;
第2片上布线层,设置在上述第2电路面;
第2接合金属,与上述第2片上布线层连接;以及
第2贯通电极,贯通上述第2半导体层地设置,与上述第2片上布线层连接;
上述第3芯片具有:
第3半导体层,具有第3电路面和位于上述第3电路面的相反侧且与上述第2芯片对置的第3背面;
第3片上布线层,设置在上述第3电路面;以及
第3贯通电极,贯通上述第3半导体层地设置,与上述第3片上布线层连接,
上述半导体装置中,
使上述第1片上布线层和上述第2片上布线层对置而使上述第1芯片的上述第1接合金属和上述第2芯片的上述第2接合金属彼此接合,
使上述第2背面和上述第3背面对置而使上述第2芯片的上述第2贯通电极和上述第3芯片的上述第3贯通电极彼此经由凸点连接。
2.如权利要求1所述的半导体装置,其中,
上述下层芯片配置在形成于上述第2树脂层的开口部。
3.如权利要求1所述的半导体装置,其中,
上述第2树脂层将上述下层芯片覆盖。
4.如权利要求1~3中任一项所述的半导体装置,其中,
还具备设置在上述第2树脂层的表面侧并与上述第2布线层连接的外部端子,
上述下层芯片与上述第1布线层之间的连接部的最小间距小于上述外部端子的最小间距。
5.如权利要求4所述的半导体装置,其中,
上述下层芯片与上述第1布线层之间的连接部的最小间距小于上述第1布线层与上述第2布线层之间的连接部的最小间距。
6.如权利要求4或5所述的半导体装置,其中,
上述第2树脂层将上述下层芯片覆盖,
上述外部端子还设置在上述第2树脂层的将上述下层芯片覆盖的区域。
7.如权利要求1~6中任一项所述的半导体装置,其中,
上述下层芯片在俯视观察时与上述第2布线层重叠。
8.如权利要求1~7中任一项所述的半导体装置,其中,
上述下层芯片包括逻辑芯片。
9.如权利要求1~8中任一项所述的半导体装置,其中,
上述第1贯通电极与上述第1布线层连接。
10.如权利要求1~9中任一项所述的半导体装置,其中,
上述第1树脂层的至少外周部的一部分被上述第2树脂层覆盖。
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