[发明专利]半导体器件结构及其制备方法

说明书

提供一种半导体器件结构，包括衬底；器件区域，位于所述衬底上，包含若干晶体管器件，所述晶体管器件具有栅极；栅极环结构，位于所述器件区域外围，且从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环。还提供该半导体器件的制备方法。本发明通过在器件区域外围套设栅极环，使得半导体器件在制备过程的平坦化工艺中可以具备优良的平坦化性能，并降低光刻工艺中邻近效应的影响，有利于形成稳定的栅极沟道。

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。

背景技术

传统的集成电路制造过程中，特别是在CMP(化学机械抛光)工艺制程中为实现平坦化且避免台阶效应，会在器件周围设置一些虚设图案。随着科学技术的进步，作为先进的制程中，特别是DRAM(动态随机存取存储器)制程中多晶硅栅极的尺寸宽度缩小到10-50nm，对制程能力的需求也越来越高。除了应对CMP工艺中的台阶效应外，在光刻工艺中，邻近效应也成为急需解决的另一大难题。如何避免台阶效应和邻近效应并能够形成稳定的栅极沟道直接影响到器件电路的性能。

发明内容

为解决上述问题，本发明提供一种半导体器件结构及其制备方法。

本发明一方面提供一种半导体器件结构，包括：衬底；器件区域，位于所述衬底上，包含若干晶体管器件，所述晶体管器件具有栅极；栅极环结构，位于所述器件区域外围，且从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环。

根据本发明一实施方式，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度。

根据本发明另一实施方式，所述器件区域外围套设两个以上所述栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。

根据本发明另一实施方式，套设的所述栅极环是具有同一几何中心的相似图形。

根据本发明另一实施方式，所述相似图形是矩形。

根据本发明另一实施方式，所述半导体器件结构包含若干器件区域，相邻所述器件区域共用栅极环结构。

根据本发明另一实施方式，还包括位于所述栅极环结构外侧的若干矩形块状虚设图案结构。

本发明另一方面提供一种半导体器件结构的制备方法，包括：提供衬底；在所述衬底上形成器件区域，所述器件区域包含若干晶体管器件，所述晶体管器件具有栅极；在所述器件区域外围从内到外依次套设第一栅极环、第二栅极环和第三栅极环中的一个或多个栅极环，从而构成栅极环结构。

根据本发明另一实施方式，所述第一栅极环的宽度是所述器件区域内的所述栅极的最小宽度的2-3倍，所述第二栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，所述第三栅极环的宽度是所述器件区域内的所述栅极的最小宽度的3-5倍，且所述第二栅极环的宽度小于或等于所述第三栅极环的宽度。

根据本发明另一实施方式，在所述器件区域外围套设两个以上栅极环时，相邻所述栅极环的间距是所述器件区域中相邻所述晶体管器件的所述栅极的最小间距的2-5倍。

根据本发明另一实施方式，还包括在所述栅极环结构外侧还设置有矩形块状虚设图案结构。

根据本发明另一实施方式，所述栅极、所述栅极环结构和所述矩形块状虚设图案结构使用相同的工艺步骤同步形成，所述工艺步骤包括薄膜生长、研磨、光刻和刻蚀。