[发明专利]一种纠正码中规律交错器低延迟平行化架构位址绕线机制在审
| 申请号： | 201811253539.2 | 申请日： | 2018-10-25 |
| 公开（公告）号： | CN109408276A | 公开（公告）日： | 2019-03-01 |
| 发明（设计）人： | 郭书玮;李庭育;陈育鸣;魏智汎 | 申请（专利权）人： | 江苏华存电子科技有限公司 |
| 主分类号： | G06F11/10 | 分类号： | G06F11/10 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 226300 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 平行化 架构 解码处理器 延迟 选择器 折叠 绕线 体位 位址 排序 初始位 低延迟 交错器 资料量 推导 交错 位址产生器 平行架构 循环周期 加法器 纠正 平行 | ||
1.一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：包括以下步骤：
A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；
B、在平行化架构上加上折叠记忆体位址；
C、对折叠记忆体位址选择器排序区分；
D、根据位址产生器所产出的交错位址,将资料排序。
2.根据权利要求1所述的一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：所述步骤A解码处理器上包括继电器，通信芯片，保险丝，变压器。
3.根据权利要求1所述的一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：所述步骤B平行化架构上包括平行化初始位址，折叠记忆位址，交错位址，选择器，区分器，平行化架构上的折叠记忆位址分别与选择器连接，同时所有的折叠记忆位址相互串联。
4.根据权利要求1所述的一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：所述C先行计算平行化架构的初始位址再同时经过加法器与选择器，并采用区分器将资料进行排序。
5.根据权利要求1所述的一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：所述步骤C平行化架构的固定延迟时间为三个循环周期。
6.根据权利要求1所述的一种纠正码中规律交错器低延迟平行化架构位址绕线机制,其特征在于：所述步骤D根据位址产生器所产出的交错位址,将资料a, 资料b, 资料c, 资料d经过排序后为资料b，资料a，资料c，资料d。
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