[发明专利]一种纠正码中规律交错器低延迟平行化架构位址绕线机制

说明书

本发明公开了一种纠正码中规律交错器低延迟平行化架构位址绕线机制，包括以下步骤：A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；B、在平行化架构上加上折叠记忆体位址；C、对折叠记忆体位址选择器排序区分；D、根据位址产生器所产出的交错位址,将资料排序，根据解码处理器的数量与进入的资料量,推导出相对应的初始位址,在平行加上折叠记忆体位址,再同时经过选择器排序区分，其延迟时间固定在三个循环周期,不随解码处理器增加而提升延迟时间，本发明利用平行化加法器与选择器架构,提供了一种固定延迟平行架构交错绕线机制,避免了平行化架构带来的延迟时间。

技术领域

本发明涉及支援错误纠正码中规律化地址交错器的高平行化架构技术领域，具体为一种纠正码中规律交错器低延迟平行化架构位址绕线机制。

背景技术

现今的位元修正码,多辅以位元打乱系统增加其位元修证能力,对应到现今的吞吐量,架构多以平行化多数颗解码处理器处里编码资料.而适应位元打乱系统的位址产生器数量随着处理器增加而增加,这代表在高度平行化架构的位元修正码系统下,位址交错绕线的复杂度也随着提高,资料处理延迟时间也随之提高。

编码器（encoder）是将信号（如比特流）或数据进行编制、转换为可用以通讯、传输和存储的信号形式的设备。

解码器是一种将信息从编码的形式恢复到其原来形式的器件。在丢失编码数据的时候，工作人员可以利用解码器恢复初始设置，也容易被不法分子利用。

发明内容

本发明的目的在于提供一种利用平行化加法器与选择器架构,提供了一种固定延迟平行架构交错绕线机制,避免了平行化架构带来的延迟时间的一种纠正码中规律交错器低延迟平行化架构位址绕线机制，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：一种纠正码中规律交错器低延迟平行化架构位址绕线机制,包括以下步骤：

A、根据解码处理器的数量与进入的资料量,推导出相对应的初始位址；

B、在平行化架构上加上折叠记忆体位址；

C、对折叠记忆体位址选择器排序区分；

D、根据位址产生器所产出的交错位址,将资料排序。

优选的，所述步骤A解码处理器上包括继电器，通信芯片，保险丝，变压器。

优选的，所述步骤B平行化架构上包括平行化初始位址，折叠记忆位址，交错位址，选择器，区分器，平行化架构上的折叠记忆位址分别与选择器连接，同时所有的折叠记忆位址相互串联。

优选的，所述C先行计算平行化架构的初始位址再同时经过加法器与选择器，并采用区分器将资料进行排序。

优选的，所述步骤C平行化架构的固定延迟时间为三个循环周期。

优选的，所述步骤D根据位址产生器所产出的交错位址,将资料a, 资料b, 资料c,资料d经过排序后为资料b，资料a，资料c，资料d。

与现有技术相比，本发明的有益效果是：

（1）根据解码处理器的数量与进入的资料量,推导出相对应的初始位址,在平行加上折叠记忆体位址,再同时经过选择器排序区分，其延迟时间固定在三个循环周期,不随解码处理器增加而提升延迟时间；

（2）本发明利用平行化加法器与选择器架构,提供了一种固定延迟平行架构交错绕线机制,避免了平行化架构带来的延迟时间。

附图说明

图1为本发明为一个平行化架构为四的资料交错处理机制示意图；

图2为本发明旧有平行交错绕线架构示意图；

图3为本发明固定延迟的平行交错绕线架构示意图。