[发明专利]自适应错误检查与校正的半导体存储器装置和存储器系统

说明书

本申请提供了自适应错误检查与校正的半导体存储器装置和存储器系统。所述半导体存储器装置包括存储器单元阵列和错误检查与校正(ECC)电路。所述ECC电路基于与写数据相对应的片内集成ECC电平来执行对存储在所述存储器单元阵列中的写数据的ECC编码，以及执行对与从所述存储器单元阵列读出的写数据相对应的读数据的ECC解码。所述片内集成ECC电平是根据写数据的重要程度，在多个片内集成ECC电平中确定的。

相关申请的交叉引用

该申请要求于2017年11月9日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0148431的优先权，所述申请的公开内容通过引用方式整体并入本文。

技术领域

本发明构思的示例性实施例整体涉及半导体集成电路，并且更具体地说，涉及一种用于自适应错误检查与校正的半导体存储器装置和包括所述半导体存储器装置的存储器系统。

背景技术

可以将半导体存储器装置分为诸如闪速存储器装置等的非易失性存储器装置和诸如动态随机存取存储器(DRAM)等的易失性存储器装置。DRAM的高速操作和成本效率使它们有效地用作系统存储器。由于用于DRAM的制造设计规则的持续收缩，DRAM存储器单元中的比特错误可快速增加，并且DRAM的产率可降低。

发明内容

根据本发明构思的示例性实施例，一种半导体存储器装置包括存储器单元阵列和错误检查与校正(ECC)电路。基于与写数据相对应的片内集成(on-die)ECC电平，ECC电路执行对存储在存储器单元阵列中的写数据的ECC编码，以及执行对与从存储器单元阵列读出的写数据相对应的读数据的ECC解码。所述片内集成ECC电平是根据写数据的重要程度，在多个片内集成ECC电平中确定的。

根据本发明构思的示例性实施例，一种存储器系统包括至少一个半导体存储器装置和被构造为控制所述至少一个半导体存储器装置的存储器控制器。所述存储器控制器根据存储在所述至少一个半导体存储器装置的存储器单元阵列中的写数据的重要程度来在多个片内集成ECC电平中确定与写数据相对应的片内集成ECC电平。所述至少一个半导体存储器装置基于与写数据相对应的片内集成ECC电平来执行对所述写数据的ECC编码和对与所述写数据相对应的读数据的ECC解码。

根据本发明构思的示例性实施例，一种控制半导体存储器装置的错误检查与校正(ECC)的方法包括：由存储器控制器根据存储在半导体存储器装置的存储器单元阵列中的写数据的重要程度，在多个片内集成ECC电平中确定与写数据相对应的片内集成ECC电平；以及由所述半导体存储器装置基于与所述写数据相对应的片内集成ECC 电平来执行对所述写数据的ECC编码和对与所述写数据相对应的读数据的ECC解码。

附图说明

通过参照附图来详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的以上和其它特征。

图1是示出根据本发明构思的示例性实施例的控制片内集成错误检查与校正(ECC)的方法的流程图；

图2是示出根据本发明构思的示例性实施例的存储器系统的框图；

图3是用于描述根据本发明构思的示例性实施例的根据数据位和奇偶校验位的片内集成ECC电平的示图；

图4是示出根据本发明构思的示例性实施例的设置片内集成 ECC电平的示例的示图；

图5是示出根据本发明构思的示例性实施例的半导体存储器装置的框图；

图6示出了根据本发明构思的示例性实施例的图5中的半导体存储器装置的一部分；

图7和图8是示出根据本发明构思的示例性实施例的用于实现多个片内集成ECC电平的存储器单元阵列的固定构造的示图；