[发明专利]一种用于本振电路的全数字8/9预分频电路

说明书

本发明公开了一种用于本振电路的全数字8/9预分频电路，属于模拟射频集成电路技术领域。其包括放大比较电路和8/9分频主体电路，放大比较电路包括偏置电路和放大比较主体电路，放大比较主体电路具有信号输入端口和信号输出端口，偏置电路用于对放大比较主体电路的信号输入端口输出偏置电压信号，偏置电路还具有使能信号端口；8/9分频主体电路具有时钟信号输入端口、RN控制信号端口、M控制信号端口和信号输出端口，放大比较主体电路的信号输出端口与8/9分频主体电路的时钟信号输入端口连接。该电路具有结构简单可靠，功耗低和占用面积小等特点，非常适合单片集成。

技术领域

本发明涉及模拟射频集成电路技术领域，特别是指一种用于本振电路的全数字8/9预分频电路。

背景技术

本振电路在射频无线收发单元中有着极其重要的作用，一般采用锁相环频率综合器生成高质量的周期振荡信号。锁相环（英文简称为PLL）频率合成是一种间接频率合成方法，它通过比较输入参考信号和分频器反馈信号之间的相位差来控制振荡器的输出频率，进而获得一个可变的、具有高稳定性和高纯度的频率源。因此，分频器的反馈信号的精确程度直接关系到输出频率的质量。此外，在本振电路中，预分频电路的作用是对高速信号先进行分频，分频成较低速度信号后再由数字电路分频产生反馈信号与参考信号比较，预分频电路作为分频电路的核心模块直接关系到反馈信号的质量。

为了使本振电路能够生成精确而稳定的高频信号，需要在频率综合器电路中集成预分频电路，这就对预分频电路的功耗和大小提出了较高要求。

发明内容

有鉴于此，本发明提出一种用于本振电路的全数字8/9预分频电路，其结构简单可靠，功耗较低，占用面积较小，适合单片集成。

基于上述目的，本发明提供的技术方案是：

一种用于本振电路的全数字8/9预分频电路，其包括放大比较电路和8/9分频主体电路；所述放大比较电路包括偏置电路和用于进行差分放大的放大比较主体电路，所述放大比较主体电路具有信号输入端口和信号输出端口，所述偏置电路用于对所述放大比较主体电路的信号输入端口输出偏置电压信号，所述偏置电路还具有使能信号端口；所述8/9分频主体电路具有时钟信号输入端口、RN控制信号端口、M控制信号端口和信号输出端口，所述放大比较主体电路的信号输出端口与所述8/9分频主体电路的时钟信号输入端口连接。

可选的，所述放大比较主体电路的信号输入端口处还设有位于所述偏置电路之前的隔直电容。

可选的，所述偏置电路采用带隙基准电路结构。

可选的，所述放大比较主体电路包括由五个MOS晶体管组成的差分输入单端输出放大器以及由四个反相器结构缓冲器构成的多级缓冲器组。

可选的，所述8/9分频主体电路由四个数字D触发器、两个与非门和一个或非门级联而成；其中，第一与非门的输出连接到第一数字D触发器的D端口，第一数字D触发器的Q端口输出到第二数字D触发器的D端口，第二数字D触发器的Q端口连接到第一与非门的一个输入端，第二数字D触发器的端口连接到第二与非门的一个输入端，第二与非门的输出端连接到第三数字D触发器的D端口，第三数字D触发器的Q端口连接到第一与非门的另一输入端上，输入8/9分频主体电路的时钟信号分别连接到第一、第二、第三数字D触发器的时钟端口上，第一数字D触发器的Q端口还连接到第四数字D触发器的时钟端口上，第四数字D触发器的端口连接到自身的D端口上，第四数字D触发器的Q端口连接到或非门的一个输入端上，并作为整个8/9分频主体电路的信号输出端口，M控制信号端口连接到或非门的另一输入端上，或非门的输出端连接到第二与非门的另一输入端上，RN控制信号端口连接到第一至第四数字D触发器的使能端口上。

从上面的叙述可以看出，本发明技术方案的有益效果在于：