[发明专利]一种CMOS管及其制造方法

说明书

本发明提供一种CMOS管及其制造方法，通过在CMOS管的栅极结构制备过程中在器件集成一种高阻值方块电阻的多晶硅电阻，从而可以使电阻器件的面积缩小，进而提高芯片的集成度，此外，本发明中的隔离区多晶硅电阻四周分别被氮化硅层、第二侧墙、第二栅介质层完全包裹，具有更强的抗干扰能力，能够一定程度上抵御可动离子电荷、界面电荷对多晶硅电阻阻值的影响，因而具有更好的阻值精度，更佳的热稳定性，进而提升电路的性能。

技术领域

本发明属于半导体集成电路制造领域，尤其涉及一种CMOS管及其制造方法。

背景技术

随着工艺技术的进步，晶体管尺寸的不断缩小，栅极厚度越来越薄，高介电绝缘层金属栅极(high-k metal gate，HKMG)技术几乎已经成为45nm以下级别制程的必备技术，在传统的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制作流程中，在完成金属栅极的平坦化之后，会生长一层极薄的氮化钛薄膜用作电阻膜层，而氮化钛薄膜电阻的电阻率远低于多晶硅高阻的电阻率，要达到与多晶硅电阻相当的方块电阻，氮化钛薄膜电阻的厚度需要做到很薄，或者面积做的很大，然而若是将传统技术中的氮化钛薄膜电阻直接换为多晶硅电阻，由于多晶硅电阻的淀积温度较高，可能会影响器件其它结构的稳定，因此需要一种新的在CMOS管中集成多晶硅电阻的方法。

发明内容

本发明提供一种CMOS管及其制造方法，通过在CMOS管内集成多晶硅电阻，获得具有更小的面积，更高的电阻精度，更稳定的温度系数的电阻器件。

一方面，本发明提供一种CMOS管，包括：

衬底；

第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底，所述第二隔离区的宽度大于所述第一隔离区的宽度；

第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区注入形成于所述衬底上表面，所述第一源漏区与所述第一隔离区连接，所述第二源漏区与所述第二隔离区连接；

第一轻掺杂漏极区和第二轻掺杂漏极区，所述第一轻掺杂漏极区和所述第二轻掺杂漏极区注入形成于所述衬底上表面，所述第一轻掺杂漏极区与所述第一源漏区连接，所述第二轻掺杂漏极区与所述第二源漏区连接；

第一栅介质层和第二栅介质层，所述第一栅介质层和所述第二栅介质层同时生长于所述衬底上表面，所述第一栅介质层覆盖所述第一轻掺杂漏极区和所述第二轻掺杂漏极区，所述第二栅介质层位于所述第二隔离区之上；

第一侧墙和第二侧墙，所述第一侧墙和所述第二侧墙高度相同，所述第一侧墙形成于所述第一栅介质层之上，并位于所述第一栅介质层两端，所述第二侧墙形成于所述第二栅介质层之上，并位于所述第二栅介质层两端；

隔离区多晶硅电阻，所述隔离区多晶硅电阻形成于所述第二栅介质层之上，并位于所述第二侧墙内；

氮化硅层，所述氮化硅层形成于所述隔离区多晶硅电阻之上，所述氮化硅层的高度与所述隔离区多晶硅电阻的高度之和与所述第二侧墙的高度相同；

金属栅极，所述金属栅极形成于所述第一侧墙内，所述金属栅极上端与所述第一侧墙上端持平；

功函数层，所述功函数层形成于所述金属栅极和所述第一侧墙与所述第一栅介质层之间，所述功函数层上端与所述第一侧墙上端持平；

电介质隔离层，所述电介质隔离层形成于所述衬底之上，并不覆盖所述第一栅介质层和所述第二栅介质层，所述电介质隔离层的厚度等于所述第一栅介质层的厚度与所述第一侧墙高度之和。

另一方面，本发明提供一种CMOS管的制造方法，包括：

在衬底上表面挖槽形成第一隔离区和第二隔离区，所述第一隔离区和所述第二隔离区间隔设置于所述衬底；