[发明专利]集成电路结构和存储器

说明书

本发明提供一种集成电路结构，包括DQ端口、第一区域和第二区域，第一区域位于DQ端口一侧，配置有用于写入的第一电路和用于读取的第二电路，第二区域位于第一区域的一侧，配置有用于写入的第三电路、用于读取的流水线单元和中继器。本发明将读写电路分区域布置，减少了芯片版图上全局数据线数量，从而减小了芯片面积和功耗；对读写数据线进行分离，减少了由连续性读取转为写入或由连续性写入转为读取时的时间间隙。

技术领域

本发明涉及集成电路技术领域，具体而言，涉及一种集成电路结构和存储器。

背景技术

动态随机存取存储器(DRAM)在写入时，需要将串行数据转换成并行数据。一般来说在双倍数据速率的动态随机存取存储器上，这种动作叫预取。为了实现该动作，常常需要布置大量线路。

由于芯片面积有限，线路过多且排布过于紧密容易发生耦合而相互影响。而且整体占用面积较大，增加了成本。因此，有必要对这种情况下的布局布线进行优化。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种集成电路结构和存储器，解决现有串行数据转换成并行数据时产生大量全局数据线的问题。

根据本发明的一个方面，提供一种集成电路结构，包括DQ端口，还包括：

第一区域，位于所述DQ端口的一侧，配置有对应于所述DQ端口的：第一电路，用于接收输入数据，对输入数据进行双采样处理，将串行数据转换成四位并行数据，及对数据进行对齐操作；第二电路，用于增强输出数据的驱动能力，并输出数据；

第二区域，位于所述第一区域的一侧，配置有对应于所述DQ端口的：第三电路，连接所述第一电路，用于将对齐后的所述并行数据变成八位并行数据，并增强八位并行数据的驱动能力；流水线单元，连接所述第二电路，用于批量处理所述输出数据；中继器，连接所述第三电路，还连接所述流水线单元，用于驱动所述输入数据和输出数据的长距离通信。

在本发明的一种示例性实施方式中，所述DQ端口的数量包括多个，每一个所述DQ端口对应有一组所述第一电路、第二电路、第三电路和流水线单元；

每一组所述第一电路和第二电路共同配置于所述第一区域，每一组所述第三电路和流水线单元共同配置于所述第二区域；且多个所述流水线单元和多个所述第一电路都与所述中继器通过数据线连接。

在本发明的一种示例性实施方式中，所述集成电路还包括：

DM信号端口，与所述多个DQ端口沿第一方向排列；其中，所述第一区域还配置有：对应于所述DM信号端口的所述第一电路和第二电路；

所述第二区域还配置有：对应于所述DM信号端口的所述第三电路和流水线单元；其中，对应于所述DM信号端口的第三电路连接所述第一电路，还连接所述中继器；对应于所述DM信号端口的第二电路连接所述流水线单元，还连接所述中继器。

在本发明的一种示例性实施方式中，所述第一电路包括：接收单元，用于接收数据；设置暂停延迟单元，连接所述接收单元，用于对数据进行双采样处理；锁存器，连接所述设置暂停延迟单元，用于对数据进行锁存，并将串行数据转换成四位并行数据；四位对齐电路，连接所述锁存器，用于将锁存数据并行对齐；

所述第二电路包括：发送单元，用于发送数据；预驱动单元，连接所述发送单元，用于增强输出数据的驱动能力；预驱动控制单元，连接所述预驱动单元，还连接所述流水线单元；用于对预驱动电路进行逻辑控制；

所述第三电路包括：八位预取电路，连接所述四位对齐电路，用于将对齐后的所述并行数据变成八位并行数据；写入驱动单元，连接所述预取电路，还连接所述中继器，用于增强八位并行数据的驱动能力。