[发明专利]一种自适应识别码速率同步器

说明书

本发明公开了一种自适应识别码速率同步器，包括码速率识别模块、时码钟产生模块、相位比较模块和调相控制模块，码速率识别模块对基带码流进行采样，统计出基带码流最短脉宽长度，换算出码速率信息并发送给时码钟产生模块，时码钟产生模块根据码速率信息换算出频率控制字配置FPGA自带的DDS IP core，产生一个与基带码流同频的时码钟，相位比较模块对基带码流和时码钟进行沿口比对得到相位误差信息，误差信息送至调相控制模块进行判决，结合基带码流极性变化信息和相位误差情况更改DDS频率字控制字调整时码钟沿口，调整后的沿口再次与基带码流进行相位比对，直至基带码流与时码钟沿口对齐。本发明适用于不同的码速率，通用性好。

技术领域

本发明属于通信系统中基带信号处理技术领域，尤其涉及一种自适应识别码速率同步器。

背景技术

码同步器的作用是恢复与基带码流同步的时码钟用于后续数据处理，传统同步器都采用锁相法来实现。锁相法码同步采用码速率16倍的高速时钟对基带码流和自身产生的时码钟进行相位比较，判别出相位超前或滞后信息再对时码钟的相位进行调整，最终达到时码钟与基带码流同频同相的目的。

传统锁相法码同步器的最大缺点就是仅能用于一个固定的码速率，通用性差。

发明内容

本发明针对传统锁相法码同步器仅能处理固定码速率的不足，提出了一种自适应识别码速率同步器。

本发明所采用的技术方案是：

一种自适应识别码速率同步器，包括码速率识别模块、时码钟产生模块、相位比较模块和调相控制模块，所述码速率识别模块对一段时间内的基带码流进行采样，统计出基带码流最短脉宽长度，换算出码速率信息并发送给所述时码钟产生模块，所述时码钟产生模块根据码速率信息换算出频率控制字配置FPGA自带的DDS IP core，产生一个与基带码流同频的时码钟，所述相位比较模块对基带码流和时码钟进行沿口比对得到相位误差信息，误差信息送至所述调相控制模块进行判决，结合基带码流极性变化信息和相位误差情况更改DDS频率字控制字调整时码钟沿口，调整后的沿口再次与基带码流进行相位比对，直至基带码流与时码钟沿口对齐。

较佳的，所述码速率识别模块利用高速工作时钟完成对基带码流的采样，统计200次基带码流极性切换期间的最短脉宽，将最短脉宽换算为初始频率控制字用于产生初始时码钟，初始频率控制字＝2^N/T，其中N为DDS位数，T为统计最短脉宽中高速工作时钟个数。

较佳的，上述获取所述相位误差信息的过程为：所述相位比较模块用高速工作时钟对基带码流进行采样，对一个时码钟周期间的基带码流进行“0”/“1”计数，若计数器cnt0/cnt1≠0，说明存在工作时钟的相位误差，此时结合基带码流性变化信息便可得到超前/滞后的相位误差信息。

较佳的，当计数器cnt0/cnt1超过判决门限时，所述调相控制模块判定存在相位误差，只有在连续3个码元极性翻转时都存在相位误差的情况下才输出调相位指令给所述时码钟产生模块。

较佳的，上述产生一个与基带码流同频的时码钟的过程为：当时码钟相位超前时，所述时码钟产生模块根据计数器中相位误差个数将频率控制字置0，达到相位误差个数后控制字恢复为初始值；当时码钟相位滞后时，根据计数器中相位误差个数将频率控制字置为默认控制字的2倍，达到相位误差个数后控制字恢复为初始值。

与现有技术相比，本发明的有益效果是：

本发明的码同步器与传统锁相法码同步器相比具有很大的灵活性，可适应400Kbps～10Mbps码速率，易于在FPGA上实现，可广泛应用于通信系统中基带处理部分。

附图说明

图1为本发明的一种自适应识别码速率同步器的组成框图；

图2为本发明的调相控制模块判决状态图。

具体实施方式