[发明专利]一种DRAM存储芯片及其制造方法在审
申请号: | 201811308087.3 | 申请日: | 2018-11-05 |
公开(公告)号: | CN109411473A | 公开(公告)日: | 2019-03-01 |
发明(设计)人: | 刘峻 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/108 | 分类号: | H01L27/108;H01L23/482;H01L21/60 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 赵秀芹;王宝筠 |
地址: | 430074 湖北省武汉市东湖*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 存储阵列 芯片 存储芯片 外围电路 占用 设置存储 整片 制造 申请 | ||
1.一种DRAM存储芯片,其特征在于,包括:
电连接的第一芯片和第二芯片;
所述第一芯片上设置有外围电路;
所述第二芯片上设置有存储阵列,所述存储阵列包括多个存储单元。
2.根据权利要求1所述的DRAM存储芯片,其特征在于,电连接的第一芯片和所述第二芯片所形成的结构为层叠结构。
3.根据权利要求2所述的DRAM存储芯片,其特征在于,所述第一芯片正面上设置有复数个与所述外围电路电连接的第一金属通孔,所述第二芯片正面上设置有复数个与所述存储单元电连接的第二金属通孔;
所述第一金属通孔与所述第二金属通孔对接键合在一起,从而使所述第一芯片和所述第二芯片电连接。
4.根据权利2所述的DRAM存储芯片,其特征在于,所述第一芯片上设置有多个与所述外围电路电连接的第一导电柱塞,所述第二芯片上设置有多个与所述存储单元电连接的第二导电柱塞;
所述第一导电柱塞和所述第二导电柱塞对接在一起,从而使所述第一芯片和所述第二芯片电连接。
5.根据权利要求4所述的DRAM存储芯片,其特征在于,所述第一导电柱塞为贯穿所述第一芯片的硅通孔,和/或所述第二导电柱塞为贯穿所述第二芯片的硅通孔。
6.根据权利要求1-4任一项所述的DRAM存储芯片,其特征在于,所述外围电路为CMOS电路。
7.根据权利要求1-6任一项所述的DRAM存储芯片,其特征在于,所述外围电路包括行解码器、列解码器、控制电路、输入/输出缓冲器、状态机和静态随机存储器中的至少一种。
8.一种DRAM存储芯片的制造方法,其特征在于,包括:
在第一芯片上形成外围电路,在第二芯片上形成存储阵列,所述存储阵列包括多个存储单元;
将所述第一芯片和所述第二芯片电连接在一起。
9.根据权利要求8所述的方法,其特征在于,所述方法还包括:
在所述第一芯片的正面形成复数个与所述外围电路电连接的第一金属通孔;
在所述第二芯片的正面形成复数个与所述存储单元电连接的第二金属通孔;
所述将所述第一芯片和所述第二芯片电连接在一起,具体包括:
将所述第一金属通孔与所述第二金属通孔对接键合在一起,从而使所述第一芯片和所述第二芯片电连接。
10.根据权利要求8所述的方法,其特征在于,所述方法还包括:
在所述第一芯片上形成多个与所述外围电路电连接的第一导电柱塞,在所述第二芯片上形成多个与所述存储单元电连接的第二导电柱塞;
所述将所述第一芯片和所述第二芯片电连接在一起,具体包括:
将所述第一导电柱塞和所述第二导电柱塞对接在一起,从而使所述第一芯片和所述第二芯片电连接。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的