[发明专利]包括电容器的半导体存储器件

说明书

一种非易失性存储器件的页缓冲器的至少一个锁存器包括选择性地存储感测节点的电压的电容器。该电容器包括至少一个第一接触和至少一个第二接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度，地电压被供应到所述至少一个第二接触。所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

技术领域

本发明构思在这里涉及半导体电路，更具体地，涉及包括电容器的非易失性存储器件。

背景技术

由于半导体制造技术发展，因此半导体存储器的集成度得到提高。特别是，由于三维半导体存储器的制造发展，半导体存储器的集成度大幅提高。三维半导体存储器可以包括非易失性存储器，诸如，例如闪速存储器、相变存储器(PRAM)、铁电存储器(FRAM)或电阻存储器(RRAM)。

半导体存储器通常包括其中设置存储单元的核心区、以及其中设置用于访问存储单元的外围电路的外围区。随着存储单元在三维结构中堆叠得更高，核心区的高度与外围区的高度之间的差异增大。由于核心区与外围区之间在高度上的差异增大，因此外围区中无法使用的空间增加。

发明内容

本发明构思的实施方式提供了包括形成为基于核心区与外围区之间的高度差异的电容器的半导体存储器，该高度差异随着存储单元在三维结构中堆叠而发生。

本发明构思的实施方式提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、以及配置为将感测节点选择性地连接到位线中的对应位线的选择电路。锁存器中的至少一个锁存器包括配置为选择性地存储感测节点的电压的电容器。该电容器包括：至少一个第一接触，感测节点的电压被选择性地供应到所述至少一个第一接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

本发明构思的实施方式还提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、配置为将感测节点选择性地连接到位线中的对应位线的选择电路、以及连接到感测节点的电容器。该电容器包括：至少一个第一接触，感测节点的感测电压被供应到所述至少一个第一接触，所述至少一个第一接触具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

本发明构思的实施方式还提供了一种非易失性存储器件，其包括形成在衬底的第一区域中的存储单元阵列、以及形成在衬底的第二区域中并通过位线连接到存储单元阵列的页缓冲器电路。存储单元阵列包括单元串，每个单元串包括沿垂直于衬底的方向堆叠的非易失性存储单元。页缓冲器电路包括分别对应于位线的页缓冲器。每个页缓冲器包括连接到感测节点的锁存器、配置为将感测节点选择性地连接到位线中的对应位线的选择电路、以及配置为向每个页缓冲器提供电容的电容器。该电容器包括：至少一个第一接触，具有与每个单元串的第一高度对应的第二高度；以及至少一个第二接触，地电压被供应到所述至少一个第二接触，所述至少一个第二接触具有与第一高度对应的第三高度，与所述至少一个第一接触相邻设置，并与所述至少一个第一接触电隔离。

附图说明

本发明构思的以上及另外的目的和特征将由以下参照附图进行的描述变得明显。