[发明专利]降低非易失性存储器单元中的编程干扰的方法

权利要求书

1.一种电路，包括：

存储器阵列，所述存储器阵列包括

多个存储器单元，其排列在行和列中，每个存储器单元包括至少一个非易失性存储器NVM晶体管，其中相同行中存储器单元的NVM晶体管的栅极耦合到并共享一个全局字线；以及

可编程控制电路，其耦合到所述存储器阵列，其中所述可编程控制电路包括电压控制电路，所述电压控制电路被配置为

向所述存储器阵列的第一行中的第一全局字线提供第一电压，并向所述存储器阵列的第一列中的存储器单元的源极-漏极路径提供第二电压，以将第一偏压施加到选择的存储器单元中的NVM晶体管，来对所选择的存储器单元进行编程；并且

向所述存储器阵列的第二列中的存储器单元的源极-漏极路径提供第三电压,

其中所述多个存储器单元中的每一个还包括第一端和第二端，其中相同列中存储器单元的所述第二端耦合到并共享一个位线,

其中所述第一电压和第二电压是高电压，并且所述第三电压是抑制电压V_抑制,

可编程的数字到模拟转换器（DAC），其配置成向所述存储器阵列的第二行中的第二全局字线提供容限电压，其中所述容限电压包括比所述第二电压至少小未被选择的存储器单元中的NVM晶体管的阈值电压（VT）的幅值，并且所述容限电压不是接地电位。

2.如权利要求1所述的电路，其中通过第一位线向所述存储器阵列的第一列中的存储器单元的源极-漏极路径提供所述第二电压。

3.如权利要求2所述的电路，其中通过第二位线向所述存储器阵列的第二列中的存储器单元的源极-漏极路径提供所述V_抑制，其中所述第一位线不同于所述第二位线。

4.如权利要求1所述的电路，其中所述存储器阵列的多个存储器单元中的至少一个还包括串联耦合到所述NVM晶体管的绝缘栅极场效应晶体管IGFET，其中所述NVM晶体管的源极耦合到所述第一端，并且所述IGFET的漏极耦合到多个存储器单元中的所述至少一个的第二端，其中相同行的存储器单元中的所述IGFET的栅极耦合到并共享一个全局读取线。

5.如权利要求1所述的电路，其中所述第一电压和所述第二电压具有相反的极性，并且所述第一电压包括大于所述第二电压的幅值。

6.如权利要求1所述的电路，其中所述多个存储器单元的所述NVM晶体管是n-沟道NVM晶体管，并且其中，所述第一电压和所述第三电压是正电压，并且所述第二电压是负电压。

7.如权利要求1所述的电路，其中所述多个存储器单元的所述第一端被配置为耦合到浮置电压。

8.一种操作存储器电路的方法，包括：

将正电压耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并将负电压耦合到所述存储器阵列的第一列中的存储器单元的源极-漏极路径的第一端，以将第一偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元进行编程；以及

将具有小于所述负电压的幅值的电压耦合到所述存储器阵列的第二行中的第二全局字线，并将抑制电压耦合到所述存储器阵列的第二列中的存储器单元的源极-漏极路径的第一端，

其中所述抑制电压被配置为降低第二偏压，所述第二偏压由于对所选择的存储器单元的编程而被施加到未被选择的存储器单元中的非易失性存储器晶体管，

由数字到模拟转换器（DAC）产生具有小于所述负电压的幅值的所述电压，以及

还包括：

使用行译码器通过将所述正电压施加到所述第一全局字线来选择所述存储器阵列的第一行进行编程；

使用所述行译码器通过将不是接地电位的具有小于所述负电压的幅值的所述电压施加到所述第二全局字线来取消选择所述存储器阵列的第二行进行编程；以及

使用列译码器通过将所述负电压施加到第一位线来选择所述第一行中的所选择的存储器单元进行编程，并且通过将所述抑制电压施加到第二位线来抑制所述第一行中未被选择的存储器单元的编程。