[发明专利]降低非易失性存储器单元中的编程干扰的方法

说明书

本申请涉及降低非易失性存储器单元中的编程干扰的方法。提供了一种非易失性存储器和多种对其操作以降低干扰的方法。在一个实施方式中，该方法包括将第一正的高压耦合到存储器单元的阵列的第一行中的第一全局字线，并且将第二负的高压(V_负)耦合到阵列的第一列中的第一位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程。具有小于V_负的幅值的容限电压耦合到阵列的第二行中的第二全局字线，并且抑制电压耦合到阵列的第二列中的第二位线以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压来降低由于编程引起的在未被选择的存储器单元中编程的数据的编程干扰。

本申请是申请日为2014年1月15日，申请号为201480000066.9，发明名称为“降低非易失性存储器单元中的编程干扰的方法”的申请的分案申请。

相关申请的交叉引用

本申请根据U.S.C 35 119(e)要求获得于2013年3月12日提交的、序列号为61/778,136的美国临时专利申请的优先权的权益，其通过引用并入本文。

技术领域

本公开通常涉及存储器设备，并且更具体涉及用于降低非易失性存储器单元中的编程干扰的方法。

背景

非易失性存储器广泛用于储存计算机系统中的数据，并且一般包括具有大量的按照行和列的方式来排列的存储器单元的存储器阵列。每个存储器单元包括非易失性电荷俘获栅极场效应晶体管，其通过在控制栅和基底之间施加适当的极性、幅值和持续时间的电压来编程和擦除。正的栅极至基底电压使电子从沟道穿过到电荷俘获介电层，提高晶体管的阈值电压V_T，并且负的栅极至基底电压使空穴从沟道穿过到电荷俘获介电层，降低阈值电压。

非易失性存储器遭受编程干扰或位线干扰，其为当连接到相同位线的另一个存储器单元被由于编程而受抑制时在存储器单元V_T上的意外的和有害的存储器单元变化。位线干扰涉及位于与包含正在编程的单元的行不同的行中的存储器单元的干扰。发生在所取消选择行中的位线干扰随着在共同的阱中所选择的行中的擦除/编程周期的数量增加而增加。位线干扰的幅值当温度较高时也会增加，并且由于在先进技术节点处相比于施加的电压存储器单元尺寸会按照比例缩小得更快，因此随着非易失性存储器的密度的增加位线干扰也会变得更严重。

因此本发明的目标是，提供改进的非易失性存储器和对其编程的方法。

发明内容

本申请的实施方式主要包括以下方面：

1)一种方法，包括：

将第一正的高压V_正耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将第二负的高压V_负耦合到所述存储器阵列的第一列中的第一位线，以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元编程；以及

将具有小于V_负的幅值的容限电压耦合到所述存储器阵列的第二行中的第二全局字线，并且将抑制电压V_抑制耦合到所述存储器阵列的第二列中的第二位线，以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。

2)如1)所述的方法，其中所述容限电压的幅值比V_负至少小所述未被选择的存储器单元中的晶体管的阈值电压V_T。

3)如2)所述的方法，其中所述晶体管是所述未被选择的存储器单元中的非易失性存储器晶体管。

4)如2)所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使用数字到模拟转换器DAC产生所述容限电压。