[发明专利]高性能MOSFET在审

专利信息
申请号: 201811318133.8 申请日: 2018-11-07
公开(公告)号: CN110718588A 公开(公告)日: 2020-01-21
发明(设计)人: 大藤彻;蔡庆威;黄俊嘉;程冠伦;徐继兴 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L29/78 分类号: H01L29/78;H01L21/336;H01L29/423;H01L29/10
代理公司: 11409 北京德恒律治知识产权代理有限公司 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 垂直结构 纳米片层 纳米片 牺牲栅极结构 堆叠件 多层 悬置 蚀刻 金属栅极结构 沉积隔离层 隔离层 交替的 可调整 暴露 侧壁 衬底 去除 全环
【权利要求书】:

1.一种半导体结构,包括:

鳍,位于衬底上方;

垂直结构,位于所述衬底上方,其中,所述垂直结构包括:

第一部分,具有交替的第一纳米片层和第二纳米片层;和

第二部分,具有所述第二纳米片层,其中,来自所述第一部分的所述第二纳米片层延伸穿过所述第二部分;以及

栅极结构,位于所述鳍的部分上方和所述垂直结构的所述第二部分的上方,其中,所述栅极结构围绕所述垂直结构的所述第二部分的所述第二纳米片层以及所述鳍的顶部和侧面部分。

2.根据权利要求1所述的半导体结构,还包括:

源极/漏极外延堆叠件,位于所述垂直结构的所述第一部分上并且与所述栅极结构相邻;以及

另一源极/漏极外延堆叠件,位于所述鳍上并且与所述栅极结构相邻。

3.根据权利要求1所述的半导体结构,其中,所述垂直结构的宽度等于或宽于所述鳍的宽度。

4.根据权利要求3所述的半导体结构,其中,所述垂直结构的宽度等于所述第二纳米片层的宽度,并且在从4nm至50nm的范围内。

5.根据权利要求4所述的半导体结构,还包括:

另一垂直结构,位于所述衬底上方,其中,所述另一垂直结构包括:

第一部分,具有交替的第一纳米片层和第二纳米片层;以及

第二部分,具有所述另一垂直结构的所述第二纳米片层,其中,所述另一垂直结构的所述第二纳米片层的宽度不同于所述垂直结构的所述第二纳米片层的宽度。

6.根据权利要求1所述的半导体结构,其中,所述第一纳米片层的间距基于所述第二纳米片层的厚度,并且其中,所述第二纳米片层的间距基于所述第一纳米片的厚度。

7.根据权利要求1所述的半导体结构,其中,所述第一纳米片层包括硅锗,并且所述第二纳米片层包括硅。

8.根据权利要求1所述的半导体结构,其中,所述第一纳米片层包括硅,并且所述第二纳米片层包括硅锗。

9.一种半导体结构,包括:

垂直结构,位于衬底上方,其中,所述垂直结构包括:

第一部分,具有交替的第一纳米片层和第二纳米片层;和

第二部分,没有所述第一纳米片层,并且具有与所述第一部分不同数量的所述第二纳米片层;

鳍,位于所述衬底上方;

第一栅极结构,围绕所述垂直结构的所述第二部分的每个所述第二纳米片层的顶面、底面和侧面;以及

第二栅极结构,围绕所述鳍的部分,其中,所述第二栅极结构比所述第一栅极结构更高。

10.一种形成半导体结构的方法,包括:

在衬底上方设置第一垂直结构和第二垂直结构,其中,通过第一电介质将所述第一垂直结构和所述第二垂直结构分开,并且所述第一垂直结构和所述第二垂直结构中的每个具有不同的宽度和位于第一隔离层之上的顶部,并且所述顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件;

在所述第一垂直结构和所述第二垂直结构的顶部上方以及所述第一隔离层的部分上方设置牺牲栅极结构;

在所述第一垂直结构和所述第二垂直结构和所述第一隔离层上方沉积第二隔离层,从而使得所述第二隔离层围绕所述牺牲栅极结构的侧壁;

蚀刻所述牺牲栅极结构以从所述第一垂直结构和所述第二垂直结构暴露每个所述多层纳米片堆叠件;

从每个暴露的所述多层纳米片堆叠件去除所述第一纳米片层以形成悬置的所述第二纳米片层;以及

形成金属栅极结构以围绕悬置的所述第二纳米片层。

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