[发明专利]高性能MOSFET

说明书

本发明描述了一种用于形成具有可调整性能的全环栅纳米片FET的方法。该方法包括在衬底上设置具有不同宽度的第一垂直结构和第二垂直结构，其中，第一垂直结构和第二垂直结构的顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件。该方法还包括在第一垂直结构和第二垂直结构的顶部上方设置牺牲栅极结构；在第一垂直结构和第二垂直结构上方沉积隔离层，从而使得隔离层围绕牺牲栅极结构的侧壁；蚀刻牺牲栅极结构以从第一垂直结构和第二垂直结构暴露每个多层纳米片堆叠件；从每个暴露的多层纳米片堆叠件去除第二纳米片层以形成悬置的第一纳米片层；形成金属栅极结构以围绕悬置的第一纳米片层。本发明实施例涉及高性能MOSFET。

技术领域

本发明实施例涉及高性能MOSFET。

背景技术

移动应用(例如，移动计算机、智能电话、平板电脑、智能设备等)中使用的集成电路(IC)具有严格的功率和性能要求。例如，期望p型和n型场效应晶体管(FET)在芯片的逻辑和静态存取存储器(SRAM)区内表现出平衡的切换性能(例如，类似的导通和截止特性)。然而，由于FET缩放，p型和n型FET可能会产生性能不匹配。例如，由于在它们相应的制造中使用不同的材料、不同的晶格取向或施加至它们相应的沟道区的不同的应变工程条件，NFET可以变得比PFET“更快”。

发明内容

根据本发明的一些实施例，提供了一种半导体结构，包括：鳍，位于衬底上方；垂直结构，位于所述衬底上方，其中，所述垂直结构包括：第一部分，具有交替的第一纳米片层和第二纳米片层；和第二部分，具有所述第二纳米片层，其中，来自所述第一部分的所述第二纳米片层延伸穿过所述第二部分；以及栅极结构，位于所述鳍的部分上方和所述垂直结构的所述第二部分的上方，其中，所述栅极结构围绕所述垂直结构的所述第二部分的所述第二纳米片层以及所述鳍的顶部和侧面部分。

根据本发明的另一些实施例，还提供了一种半导体结构，包括：垂直结构，位于衬底上方，其中，所述垂直结构包括：第一部分，具有交替的第一纳米片层和第二纳米片层；和第二部分，没有所述第一纳米片层，并且具有与所述第一部分不同数量的所述第二纳米片层；鳍，位于所述衬底上方；第一栅极结构，围绕所述垂直结构的所述第二部分的每个所述第二纳米片层的顶面、底面和侧面；以及第二栅极结构，围绕所述鳍的部分，其中，所述第二栅极结构比所述第一栅极结构更高。

根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：在衬底上方设置第一垂直结构和第二垂直结构，其中，通过第一电介质将所述第一垂直结构和所述第二垂直结构分开，并且所述第一垂直结构和所述第二垂直结构中的每个具有不同的宽度和位于第一隔离层之上的顶部，并且所述顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件；在所述第一垂直结构和所述第二垂直结构的顶部上方以及所述第一隔离层的部分上方设置牺牲栅极结构；在所述第一垂直结构和所述第二垂直结构和所述第一隔离层上方沉积第二隔离层，从而使得所述第二隔离层围绕所述牺牲栅极结构的侧壁；蚀刻所述牺牲栅极结构以从所述第一垂直结构和所述第二垂直结构暴露每个所述多层纳米片堆叠件；从每个暴露的所述多层纳米片堆叠件去除所述第一纳米片层以形成悬置的所述第二纳米片层；以及形成金属栅极结构以围绕悬置的所述第二纳米片层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的用于制造全环栅纳米片FET的方法的流程图。

图2至图13是根据一些实施例的在不同制造阶段处的全环栅纳米片FET结构的等轴视图。

图14是根据一些实施例的全环栅纳米片FET的截面图。

图15是根据一些实施例的具有不同的纳米片层宽度的两个全环栅纳米片FET的截面图。