[发明专利]存储器件及其制造方法

说明书

提供了一种存储器件及其制造方法。所述存储器件包括：位于由衬底上的器件隔离层限定的有源区域上的单元晶体管，使得每个单元晶体管具有掩埋单元栅极和与所述衬底邻近并相对于所述掩埋单元栅极至少部分位于所述衬底远侧的结部分；所述衬底上的绝缘图案，覆盖所述单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构包括：位于所述图案上并具有热氧化物图案的缓冲图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。

相关申请的交叉引用

本申请要求于2017年11月9日在韩国知识产权局提交的第10-2017-0149037号韩国专利申请的优先权，其内容通过引用全部并入本文。

技术领域

示例实施例涉及存储器件及其制造方法，更具体地，涉及具有掩埋沟道(buriedchannel)阵列的动态随机存取存储器(DRAM)器件及其制造方法。

背景技术

随着半导体器件的设计随着时间的推移而缩小和更高度集成，在半导体器件的每个单元晶体管中，与半导体器件相关联的图案宽度已经减小并且沟道长度已经缩短。在一些情况下，对于被配置为获得存储器件足够的刷新时间的半导体器件而言，由于与所述半导体器件相关联的图案宽度和沟道长度减小可能导致的短沟道效应，与制造所述半导体器件相关联的困难增加。

掩埋沟道阵列晶体管(BCAT)(在本文中也可互换地称为“单元晶体管”)已经被广泛用于以这样的方式获得足够的有效沟道长度：栅电极的表面位于硅衬底的表面之下。因为BCAT的栅极结构完全埋入硅衬底中，所以可以充分获得栅极结构的宽度和沟道长度，并且在BCAT中可以使相邻位线之间的寄生电容最小化。

基于BCAT的存储器件(以下称为BCAT存储器件)的外围栅极结构仍然被设置为平面型，因此BCAT存储器件在单元区域和外围区域之间具有大的台阶部分。因此，位线和外围栅极结构倾向于分别同时形成在BCAT存储器件的单元区域和外围区域中，以便尽可能减小由于台阶部分引起的高度差。可以与外围栅极结构同时形成的位线众所周知为栅极位线(GBL)。

由于最近BCAT存储器件的小型化和高集成度，相邻GBL之间的间隙距离已经逐渐减小。因此，用于GBL的图案的深宽比显著增加，并且该图案在用于形成GBL的蚀刻工艺中塌陷。此外，由于相邻GBL之间的小间隙距离，相邻GBL之间的寄生电容也增加，从而显著减小GBL的感测裕度(V_BL)。

发明内容

本发明构思的一些示例实施例提供了一种具有位线结构的存储器件，在所述位线结构中，介于绝缘图案与导线之间的缓冲图案包括热氧化物图案并具有充分减小的总高度，从而减小位线的深宽比和寄生电容，并增加位线的感测裕度和物理稳定性。

本发明构思的一些示例实施例提供了一种制造上述存储器件的方法。

本发明构思的其它示例实施例提供了一种用于存储器件的位线结构，所述存储器件具有插入在绝缘图案与导线之间的热氧化物图案，从而降低其总高度和寄生电容。

根据本发明构思的一些示例实施例，存储器件可以包括：衬底，所述衬底包括由器件隔离层限定的多个有源区域；在所述衬底的所述多个有源区域上的多个单元晶体管，所述多个单元晶体管中的每个单元晶体管包括所述衬底中的掩埋单元栅极和结部分，所述结部分与所述掩埋单元栅极相邻并且相对于所述掩埋单元栅极至少部分位于所述衬底远侧；所述衬底上的绝缘图案，所述绝缘图案覆盖所述多个单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构可以包括缓冲图案，所述缓冲图案在所述绝缘图案上延伸，并且包括热氧化物图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。