[发明专利]片上终结电路和半导体存储器

权利要求书

1.一种片上终结电路，应用于半导体存储器，其特征在于，包括：

多个被校准单元，所述被校准单元用于连接参考电阻的校准节点端；

控制单元，连接于所述被校准单元，所述控制单元用于连接所述校准节点端，并根据所述参考电阻控制对所述被校准单元的校准；其中，校准后的所述多个被校准单元具有至少两个不同的阻值。

2.根据权利要求1所述的片上终结电路，其特征在于，所述多个被校准单元包括第一被校准单元、第二被校准单元和第三被校准单元；所述第一被校准单元包括第一晶体管，所述第一晶体管连接于所述校准节点端；所述第二被校准单元包括第二晶体管，所述第二晶体管连接于所述校准节点端；所述第三被校准单元包括第三晶体管，所述第三晶体管连接于所述校准节点端；其中，所述第一晶体管、所述第二晶体管和所述第三晶体管具有不同的宽长比。

3.根据权利要求2所述的片上终结电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管的宽长比的比例包括1∶2∶3。

4.根据权利要求3所述的片上终结电路，其特征在于，所述第一被校准单元、所述第二被校准单元和所述第三被校准单元的数量比例包括2∶1∶1。

5.根据权利要求1所述的片上终结电路，其特征在于，校准后的多个被校准单元被划分为若干组；其中，至少一组被校准单元中包括并联的被校准单元。

6.根据权利要求1所述的片上终结电路，其特征在于，第一组被校准单元和第二组被校准单元中均包括一个被校准单元；第三组被校准单元中包括两个并联的被校准单元；以及第四组被校准单元中包括三个并联的被校准单元。

7.根据权利要求1至6任一项所述的片上终结电路，其特征在于，所述控制单元包括：

时钟信号输入端，用于连接时钟信号，并将所述时钟信号输出至时钟信号处理器；

所述时钟信号处理器，用于对所述时钟信号进行处理，并输出处理后的时钟信号；

校准控制器，连接于所述时钟信号处理器，用于根据所述处理后的时钟信号，按照预设的校准时序校准所述被校准单元；

计数器，用于计数所述处理后的时钟信号，所述控制单元在所述时钟信号匹配所述校准时序后，关断所述时钟信号向所述时钟信号处理器的输入。

8.根据权利要求7所述的片上终结电路，其特征在于，所述控制单元还包括：

逻辑与门，所述逻辑与门的第一输入端形成所述时钟信号输入端，所述逻辑与门的输出端连接于所述时钟信号处理器的输入端；

RS锁存器，所述RS锁存器的R端用于连接校准命令，所述RS锁存器的S端连接于所述计数器的输出端，所述RS锁存器的输出端连接于所述逻辑与门的第二输入端。

9.一种半导体存储器，其特征在于，包括权利要求1至8任一项所述的片上终结电路。