[发明专利]片上终结电路和半导体存储器

说明书

本发明实施例提供一种片上终结电路和半导体存储器，片上终结电路包括：多个被校准单元，被校准单元用于连接参考电阻的校准节点端；控制单元，连接于被校准单元，控制单元用于连接所述校准节点端，并根据参考电阻控制对被校准单元的校准；其中，校准后的多个被校准单元具有至少两个不同的阻值。本发明实施例的技术方案可以降低调节ODT阻值的控制电路的设计复杂度，减少电路面积，缩短调节时间。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种片上终结电路和半导体存储器。

背景技术

本部分旨在为权利要求书中陈述的本发明的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。

在DDR3/4(Double Data Rate Synchronous Dynamic Random Access Memory3/4，第三/四代双倍速率同步动态随机存储器)的应用中，通常使用ZQ校准(ZQ calibration)来校验数据输出驱动器导通电阻与片上终结(On-DieTermination，ODT)电路的终结电阻值。

在ZQ校准以后，为了调节终结电阻值，需要较多的前置驱动器(predriver)、主驱动器(main driver)和译码(decode)电路。因此会导致电路比较复杂，布线(layout)面积较大，调节时间较长。

发明内容

本发明实施例提供一种片上终结电路和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的一个方面，本发明实施例提供一种片上终结电路，包括：

多个被校准单元，所述被校准单元用于连接参考电阻的校准节点端；

控制单元，连接于所述被校准单元，所述控制单元用于连接所述校准节点端，并根据所述参考电阻控制对所述被校准单元的校准；其中，校准后的所述多个被校准单元具有至少两个不同的阻值。

在一种实施方式中，所述多个被校准单元包括第一被校准单元、第二被校准单元和第三被校准单元；所述第一被校准单元包括第一晶体管，所述第一晶体管连接于所述校准节点端；所述第二被校准单元包括第二晶体管，所述第二晶体管连接于所述校准节点端；所述第三被校准单元包括第三晶体管，所述第三晶体管连接于所述校准节点端；其中，所述第一晶体管、所述第二晶体管和所述第三晶体管具有不同的宽长比。

在一种实施方式中，所述第一晶体管、所述第二晶体管和所述第三晶体管的宽长比的比例包括1∶2∶3。

在一种实施方式中，所述第一被校准单元、所述第二被校准单元和所述第三被校准单元的数量比例包括2∶1∶1。

在一种实施方式中，校准后的多个被校准单元被划分为若干组；其中，至少一组被校准单元中包括并联的被校准单元。

在一种实施方式中，第一组被校准单元和第二组被校准单元中均包括一个被校准单元；第三组被校准单元中包括两个并联的被校准单元；以及第四组被校准单元中包括三个并联的被校准单元。

在一种实施方式中，所述控制单元包括：

时钟信号输入端，用于连接时钟信号，并将所述时钟信号输出至时钟信号处理器；

所述时钟信号处理器，用于对所述时钟信号进行处理，并输出处理后的时钟信号；

校准控制器，连接于所述时钟信号处理器，用于根据所述处理后的时钟信号，按照预设的校准时序校准所述被校准单元；