[发明专利]一种用于集成电路老化可靠性的筛选方法及片上测量系统

权利要求书

1.一种用于集成电路老化可靠性筛选的片上测量系统，其特征在于：该片上测量系统由可配置环形振荡器、边沿检测电路以及测试与控制模块三部分组成；

其中，可配置环形振荡器由两个发射触发器、捕获触发器、匹配路径和返回路径组成；匹配路径和返回路径均由特定阶数一般时延阵列和差分时延阵列组成，一般时延阵列的调整精度为一个缓冲器时延，差分时延阵列的调整精度为不同规格缓冲器的时延差值；通过调整匹配路径控制向量的值使匹配路径的时延与待测关键路径的时延相同；同理，返回路径的时延则被校准为一个时钟周期；在完成返回路径与匹配路径的校准后，二者首尾相连形成环形振荡器并输出震荡信号，利用震荡信号的振荡周期减去一个时钟周期即为待测关键路径时延；

边沿检测电路；边沿检测电路用于检测匹配路径与待测关键路径的信号是否同时到达，每条待测关键路径的边沿检测电路由二输入与门、二输入或门以及下降沿驱动触发器构成；当匹配电路的上升沿与关键路径的下降沿，或者匹配路径的下降沿与关键路径的上升沿同时到达边沿检测电路中的与门或者或门时，与门或者或门生成脉冲信号，该脉冲信号使得下降沿驱动触发器输出高电平，指示该关键路径匹配过程完成；

测试与控制模块，通过调整匹配路径和返回路径控制向量的值完成匹配路径与返回路径的校准过程，并对可配置环形振荡器的振荡周期进行计算。

2.根据权利要求1所述的一种用于集成电路老化可靠性筛选的片上测量系统，其特征在于：所述的片上测量系统的工作过程为：在每个测试过程中，返回路径起始端的发射触发器一次发生上升沿和下降沿，测试与控制模块不断调整返回路径的时延，当返回路径时延与时钟周期相同时，返回路径校准完成，开始进行匹配路径校准，待测关键路径正常工作；在每个时钟的上升沿，匹配路径起始端依次发射上升沿和下降沿信号，该信号沿匹配路径传播，在经过特定时延后到达边沿检测电路，测试与控制模块不断调整匹配路径的时延，当沿匹配路径传播的信号与沿关键路径传播的信号同时到达边沿检测电路时，匹配路径的校准过程完成；完成上述过程后，匹配路径与返回路径首尾相连，形成环形振荡器，测试与控制模块测量可配置环形振荡器的时延，并计算出待测关键路径的时延。

3.一种用于集成电路老化可靠性的筛选方法，其特征在于：该方法包括以下步骤：

步骤一，初始电路设计、综合及网表生成；

步骤二，待测关键路径提取；利用Hspice对初始电路的网表进行时序后仿真，确定需要检测的关键路径，对待测关键路径的输出端点的位置进行标记；根据待测关键路径的时延，时钟周期，单个缓冲器的时延，不同规格缓冲器的时延差值计算片上测量系统中缓冲器的阶数以及差分缓冲器结构的阶数；

步骤三，片上测量系统的电路综合与插入；完成对片上测量系统中测试与控制模块的综合，并将片上测量系统电路布局到初始电路网表中的空闲位置；

步骤四，流片；

步骤五，对刚出厂芯片进行初始阈值电压测试；片上时延测量系统的结构由可配置环形振荡器，边沿检测电路以及测试与控制模块构成；在对待测关键路径进行时延测量时，可配置环形振荡器的返回路径时延被校准为一个时钟周期，可配置环形振荡器的匹配路径时延被校准为与关键路径时延相同；边沿检测电路用于控制匹配路径的校准过程，测试与控制模块作为逻辑控制单元；在完成返回路径与匹配路径的校准后，可配置环形振荡器输出振荡信号，利用该振荡信号的振荡周期减去一个时钟周期即为待测关键路径的时延；

步骤六，对所有集成电路进行可靠性筛选；集成电路老化速度预测公式为其中α为工艺相关常数，可以通过实验数据得到；利用所有待测关键路径的初始阈值电压的值对所有集成电路进行老化速度预测；并利用计算得到的老化速度对所有的芯片进行可靠性筛选。

4.根据权利要求3所述的一种用于集成电路老化可靠性的筛选方法，其特征在于：所述步骤五对芯片初始阈值电压的测试过程如下：

(1)、测量在低供电电压VDD_min、高供电电压VDD_max和正常供电电压VDD下关键路径的时延；在每个测试电压下，优先对返回路径进行校准，校准完成后，依次对所有关键路径进行匹配路径校准，测试与控制模块对环形振荡器的振荡周期进行测试；改变供电电压，重新对返回路径进行校准，再次测试不同关键路径的时延值；

(2)、工艺相关常数α以及归一化的delay-VDD敏感度γ计算；计算方法如下：通过对CMOS与FinFET器件进行统一，得到忽略短沟道调制效应的器件时延与供电电压，初始阈值电压之间满足其中：V_T为器件初始阈值电压，C_L为负载电容，A为器件特性相关参数，α和β为工艺相关常数，其数值为：

其中，S为FinFET器件沟道面积，q为载流子电荷量，μ为载流子迁移速度，η为比例系数，C为工艺相关常数，W/L为CMOS晶体管的宽度/长度；考虑一条由m个器件组成的关键路径，器件的负载电容为C_i，可以得到关键路径的时延为其中V_TE为考虑制造不确定性的关键路径等效阈值电压；

通过测试得到不同供电电压下对应的关键路径时延值，带入关键路径时延计算公式可以得到关于α和的二元非线性方程组，进一步求出α的值；另一方面，可以利用实验数据直接计算得到；

(3)、初始阈值电压计算；已知关键路径时延与供电电压及阈值电压的关系，可以得到因供电电压变化导致的时延变化公式为进一步，得到路径时延对供电电压的变化敏感度为通过测量关键路径在不同供电电压下的时延值，可以得到γ的值；于此同时，通过测量关键路径在不同供电电压下的时延值，可以计算得到α的值；利用α和γ的值得到关键路径的等效初始阈值电压值计算公式为

(4)、对所有芯片的所有待测关键路径进行上述测试，依次测试不同芯片上所有待测关键路径在不同供电电压下的时延值；计算所有芯片所有待测关键路径的初始阈值电压值。