[发明专利]一种服务器及其CPU IERR错误提示系统

权利要求书

1.一种服务器的CPU IERR错误提示系统，其特征在于，包括：

状态提示模块；

驱动模块；

设有基本输入输出系统BIOS的检测模块，用于通过BIOS获取服务器中所有CPU的状态信息，根据所述状态信息判断各个CPU是否存在IERR错误，并根据所有CPU的判断结果组合及预设提示策略通过所述驱动模块控制所述状态提示模块进行相应提示，其中，所述预设提示策略包括不同的所述判断结果组合对应的提示不同。

2.如权利要求1所述的CPU IERR错误提示系统，其特征在于，所述通过BIOS获取服务器中所有CPU的状态信息的过程具体为：

在BIOS的自检阶段，通过BIOS获取服务器中所有CPU的状态信息。

3.如权利要求1所述的CPU IERR错误提示系统，其特征在于，所述通过BIOS获取服务器中所有CPU的状态信息的过程具体为：

在所述服务器运行阶段，通过BIOS在runtime里实时获取服务器中所有CPU的状态信息。

4.如权利要求1-3任一项所述的CPU IERR错误提示系统，其特征在于，所述驱动模块为现场可编程逻辑门阵列FPGA。

5.如权利要求4所述的CPU IERR错误提示系统，其特征在于，所述状态提示模块为指示灯。

6.如权利要求5所述的CPU IERR错误提示系统，其特征在于，所述指示灯的个数为1个。

7.如权利要求6所述的CPU IERR错误提示系统，其特征在于，所述服务器中包括第一CPU和第二CPU；

所述检测模块具体用于通过BIOS获取服务器中所有CPU的状态信息，根据所述状态信息判断所述第一CPU和所述第二CPU是否存在IERR错误；

如果只有所述第一CPU存在IERR错误，则通过所述FPGA控制所述指示灯进行第一状态显示；

如果只有所述第二CPU存在IERR错误，则通过所述FPGA控制所述指示灯进行第二状态显示；

如果所述第一CPU和所述第二CPU均存在IERR错误，则通过所述FPGA控制所述指示灯进行第三状态显示；

如果所述第一CPU和所述第二CPU均不存在IERR错误，则通过所述FPGA控制所述指示灯进行第四状态显示。

8.一种服务器，其特征在于，包括CPU，还包括如权利要求1-7任一项所述的CPU IERR错误提示系统。