[发明专利]半导体存储装置及存储器系统

权利要求书

1.一种半导体存储装置，具备：

第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；

第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；

第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；

第1字线，连接于所述第1、第4及第7存储单元的栅极；

第2字线，连接于所述第2、第5及第8存储单元的栅极；

第3字线，连接于所述第3、第6及第9存储单元的栅极；

第1至第3选择栅极线，分别连接于所述第1至第3选择晶体管；及

行解码器，连接于所述第1至第3字线及所述第1至第3选择栅极线；且

所述第1至第9存储单元能够分别保存多个比特的数据，

所述多个比特的数据的写入动作包含第1写入动作及第2写入动作，

在所述写入动作中，当对连接于所述第1字线的所述第1、第4及第7存储单元中的任一个执行所述第2写入动作时，最初选择所述第1存储单元，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第2写入动作时，最初选择所述第5存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第2写入动作时，最初选择所述第9存储单元。

2.根据权利要求1所述的半导体存储装置，其中在所述写入动作中，连接于所述第1字线的所述第1、第4及第7存储单元是按照所述第1存储单元、所述第4存储单元及所述第7存储单元的顺序执行所述第2写入动作，连接于所述第2字线的所述第2、第5及第8存储单元是按照所述第5存储单元、所述第8存储单元及所述第2存储单元的顺序执行所述第2写入动作，连接于所述第3字线的所述第3、第6及第9存储单元是按照所述第9存储单元、所述第3存储单元及所述第6存储单元的顺序执行所述第2写入动作。

3.根据权利要求1或2所述的半导体存储装置，其中依序执行对所述第2存储单元的所述第1写入动作及对所述第1存储单元的所述第2写入动作，且

依序执行对所述第6存储单元的所述第1写入动作及对所述第5存储单元的所述第2写入动作。

4.根据权利要求1或2所述的半导体存储装置，其中在所述写入动作中，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第1写入动作时，最初选择所述第2存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第1写入动作时，最初选择所述第6存储单元。

5.一种存储器系统，具备半导体存储装置及控制器，且

所述半导体存储装置具备：

第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；

第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；

第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；

第1字线，连接于所述第1、第4及第7存储单元的栅极；

第2字线，连接于所述第2、第5及第8存储单元的栅极；

第3字线，连接于所述第3、第6及第9存储单元的栅极；

第1至第3选择栅极线，分别连接于所述第1至第3选择晶体管；及

行解码器，连接于所述第1至第3字线及所述第1至第3选择栅极线；且

所述第1至第9存储单元能够分别保存多个比特的数据，

所述多个比特的数据的写入动作包含第1写入动作及第2写入动作，

所述控制器是以如下方式对所述半导体存储装置进行指示，也就是在所述半导体存储装置的写入动作中，当对连接于所述第1字线的所述第1、第4及第7存储单元中的任一个执行所述第2写入动作时，最初选择所述第1存储单元，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第2写入动作时，最初选择所述第5存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第2写入动作时，最初选择所述第9存储单元并写入。