[发明专利]半导体存储装置及存储器系统

说明书

实施方式提供一种能够提高可靠性的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含第1～第3存储单元(MT)；第2存储器单元(SU1)，包含第4～第6存储单元(MT)；及第3存储器单元(SU2)，包含第7～第9存储单元(MT)。当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。

[相关申请案]

本申请案享有以日本专利申请案2018-32989号(申请日：2018年2月27日)及日本专利申请案2018-192037号(申请日：2018年10月10日)为基础申请案的优先权。本申请案是通过参照这些基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及存储器系统。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置及存储器系统。

实施方式的半导体存储装置包含：第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；第1字线，连接于第1、第4及第7存储单元的栅极；第2字线，连接于第2、第5及第8存储单元的栅极；第3字线，连接于第3、第6及第9存储单元的栅极；第1至第3选择栅极线，分别连接于第1至第3选择晶体管；及行解码器，连接于第1至第3字线及第1至第3选择栅极线。第1至第9存储单元能够分别保存多个比特的数据，多个比特的数据的写入动作包含第1写入动作及第2写入动作。在写入动作中，当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的存储器系统所具备的RAM的框图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是表示第1实施方式的半导体存储装置中的存储单元晶体管的数据分配、阈值分布及读出电平的图。

图5是表示第1实施方式的半导体存储装置中的第1写入动作所引起的存储单元晶体管的阈值分布的变化的图。

图6是表示第1实施方式的半导体存储装置中的第2写入动作所引起的存储单元晶体管的阈值分布的变化的图。

图7是表示第1实施方式的存储器系统中的第1写入动作的指令序列的图。

图8是表示第1实施方式的存储器系统中的第2写入动作的指令序列的图。

图9是第1实施方式的半导体存储装置中的写入动作的流程图。

图10是在第1实施方式的半导体存储装置中的写入动作中，选择串单元的转换动作的流程图。

图11是表示第1实施方式的半导体存储装置中的区块的数据写入顺序的图。

图12是表示第1实施方式的半导体存储装置中的字线群的第2写入动作的顺序的图。