[发明专利]用于有符号/无符号字和双字的向量横向加法的装置和方法

说明书

用于执行字和双字的紧缩横向加法的装置和方法。例如，处理器的一个实施例包括：解码器，用于对紧缩横向加法指令解码以生成经解码的紧缩横向加法指令，该紧缩横向加法指令包括操作码以及标识多个紧缩字的操作数；源寄存器，用于存储第一多个紧缩字；执行电路，用于执行经解码的指令，执行电路包括：操作数选择电路，用于根据紧缩横向加法指令的操作数和操作码从源寄存器标识第一紧缩字和第二紧缩字；加法器电路，用于将第一紧缩字和第二紧缩字相加以生成临时和；具有至少17位的临时存储，用于存储该临时和；饱和电路，用于在必要的情况下使该临时和饱和以生成最终结果；目的地寄存器，用于将最终结果作为紧缩结果字存储在指定的数据元素位置中。

背景技术

技术领域

本发明的实施例总体上涉及计算机处理器领域。更具体地，实施例涉及用于执行有符号/无符号字和双字的向量横向加法的装置和方法。

相关技术描述

指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操是处理器的解码器对宏指令进行解码的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共指令集。例如，奔腾4(Pentium 4)处理器、酷睿^TM(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。

乘法-累加是常用的数字信号处理操作，该操作计算两个数的乘积并将该乘积加到累加值。现有的单指令多数据(SIMD)微架构通过执行指令序列来实现乘法-累加操作。例如，可利用乘法指令，随后是4路加法，并且然后是利用目的地四字数据的累加来执行乘法－累加，以生成两个64位饱和结果。

附图说明

结合以下附图，从以下具体实施方式可获得对本发明更好的理解，其中：

图1A和图1B是图示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图2A-图2C是图示出根据本发明的实施例的示例性VEX指令格式的框图；

图3是根据本发明的一个实施例的寄存器架构的框图；以及

图4A是示图出根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是图示出根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；

图5A是单个处理器核以及它与管芯上互连网络的连接的框图；