[发明专利]半导体器件的制作方法与半导体器件

说明书

本公开提供一种半导体器件的制作方法及半导体器件。方法包括：提供具有沟槽隔离结构的第一导电类型的半导体衬底；于相邻沟槽隔离结构之间的半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；于有源区中形成字线沟槽并在字线沟槽中形成埋入式栅极结构，字线沟槽贯穿第二掺杂区域并部分贯穿第一掺杂区域；于相邻字线沟槽之间的有源区上形成位线接触区；在位线接触区下形成连接第二掺杂区域的第三掺杂区域。本公开提供的制作方法可以在限制LDD区域宽度的同时提高LDD区域的活化离子浓度。

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种半导体器件的制作方法与使用这种方法制造的半导体器件。

背景技术

随着DRAM(Dynamic Random Access Memory，动态随机存取存储器)制造技术的发展，相同存储芯片尺寸下，利用存取器件的微缩来增加存储单元的密度成为了提高存储能力的主要趋势。当DRAM存储单元尺寸由6F2微缩至4F2时，相邻存储器件的距离缩短将造成相邻晶体管与字符线之间的耦合效应更强，进而造成存储单元一条行线上的存储器件在频率性开关操作过程中引起相邻行线的存储器件漏电流增加，这种效应称为行锤效应(RowHammer Effect)。相关技术中，曾提出在相邻埋藏字元线(Buried Word Line)的存储器件的共源/漏区，在N型阱的植入过程中，通过增加一道掩模曝光显影工艺来增加一道磷离子注入的步骤，以改变存储数组器件结构内部阱的掺杂浓度分布情形。

通过设置正确的磷离子植入剂量及能量来调整空乏区的位置，可以通过空乏区内电场产生的区域性屏蔽效应(Shield effect)来减少特定字符在线存储器件在频率性操作时锤门(hammering gate)引发通漏电流中电子移动到相邻字符在线存储器件的机会。然而，多一道掩模曝光显影工艺将会增加制造成本，因此，需要一种能够不增加制造成本的改善行锤效应的制作工艺。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体器件制造方法和使用这种方法制造的半导体器件，用于至少在一定程度上克服相关技术为降低行锤效应而增加制造成本的问题。

根据本公开的第一方面，提供一种半导体器件的制作方法，包括：

提供具有沟槽隔离结构的第一导电类型的半导体衬底；

于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；

其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行第一非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的第一非晶化区域，然后于所述第一非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；

于所述有源区中形成字线沟槽并在所述字线沟槽中形成埋入式栅极结构，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；

于相邻所述字线沟槽之间的所述有源区上形成位线接触区；

从所述位线接触区对所述第一掺杂区域与所述第二掺杂区域的接面进行第二非晶化掺杂制程以形成第二非晶化区域，对所述第二非晶化区域进行第三次掺杂注入以在所述位线接触区下形成连接所述第二掺杂区域的第三掺杂区域；

在于所述位线接触区上形成位线接触结构的过程中实现对所述第三掺杂区域的快速热退火处理。

在本公开的示例性实施例中，所述第一非晶化掺杂制程和所述第二非晶化掺杂制程的掺杂离子包括硅离子或锗离子，两次非晶化掺杂制程的掺杂离子注入剂量均大于3e14cm^-2。