[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，通过多次离子注入来形成源漏区，在每次离子注入时，通过修剪光阻层，使得光阻层中的图案沿着栅长方向向两侧扩充，使得后一次注入的横向范围扩大，而较前一次离子注入，本次离子注入中的注入能量增大且剂量减小。这样，就形成了从源漏区中部至两侧离子注入浓度依次减小、注入深度依次增加源漏区，就在栅长方向上形成了具有梯度变化的源漏区，从而提高了器件的击穿电压，在此过程中，减少形成梯度变化的源漏区中的热预算，实现了器件击穿电压提高与器件速度提高二者的平衡，有助于器件性能的全面提高。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，对MOS(Metal oxide Semiconductor，金属氧化物半导体)器件的集成度以及性能不断的提出更高的要求。

在MOS器件的一个应用中，MOS器件用于形成3D NAND存储器的驱动电路，在对存储单元进行写和擦操作时，MOS器件需要能够耐足够高的电压，器件要有足够高的击穿电压(BV,Breakdown Voltage)。目前，是在形成源漏区的过程中，通过热扩散来控制源漏区横向方向上的浓度梯度，来获得较高的击穿电压。然而，随着对器件速度要求的提高，器件的沟道尺寸不断缩小，沟道击穿的风险不断增加，这需要降低器件热预算，这与提高击穿电压和提高器件速度的需求相冲突，难以在二者之间实现完全的平衡。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，提高半导体器件的击穿电压。

为实现上述目的，本发明有如下技术方案：

一种半导体器件的制造方法，包括：

提供半导体衬底，所述衬底上形成有栅极，所述栅极两侧的衬底区域为源漏区域；

形成光阻层，所述光阻层中的图案暴露所述源漏区域的中部；

进行第1次离子注入，而后，进行第i次修剪注入工艺，以在所述源漏区域中形成源漏区，i从1至I，I≥2且为正整数，所述第i修剪注入工艺包括：

进行光阻层的第i次修剪，以在栅长方向上从两侧扩充所述光阻层中图案的所在区域；

进行第i+1次离子注入；

其中，从第1次离子注入至第I次离子注入，离子注入的掺杂类型相同，离子注入的能量依次增大、剂量依次减小。

可选地，离子注入的能量增量为第一预定值、剂量减少的减小量为第二预定值。

可选地，第一预定值的范围为2KeV-7KeV，第二预定值的范围为1e12-5e12ions/cm²。

可选地，还包括进行第I+1次修剪注入工艺，所述第I+1次修剪注入工艺包括：进行光阻层的第I+1次修剪，以使得所述光阻层中的图案暴露出轻掺杂源漏区域；进行轻掺杂源漏的离子注入，以在所述轻掺杂源漏区域形成轻掺杂源漏区。

可选地，从第1次离子注入至第I次离子注入，注入的离子为P，I为3，注入的能量可以依次从以下能量范围中选择：(15-25KeV)、(25-35KeV)、(35-45KeV)、(45-55KeV)。

可选地，从第1次离子注入至第I次离子注入，注入的剂量可以依次从以下剂量范围中选择：(1-10e13ions/cm²)，(5e12-5e13ions/cm²)、(3e12-3e13ions/cm²)、(1e12-10e12ions/cm²)。

可选地，在所述形成光阻层的步骤中，所述光阻层中的图案沿栅长方向的尺寸范围为0.3-0.5um。