[发明专利]具有DRRZ校正功能的双倍时间交织电流舵型DAC

权利要求书

1.一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，其特征在于，包括：第一路DAC、第二路DAC和DAC输出控制逻辑模块；

所述第一路DAC的输入端及第二路DAC的输入端用于与DAC输入码相连，所述第一路DAC的输出端及第二路DAC的输出端用于与所述DAC输出控制逻辑模块的输入端相连，所述DAC输出控制逻辑模块的输出端及虚拟端均与负载模块相连；

所述DAC输出控制逻辑模块包括输出端和虚拟端，将处于数据输出模式的DAC连接到输出端，使该路DAC的模拟信号输出到输出端；并将处于校正DRRZ模式的DAC连接到虚拟端，使该路DAC的随机归零信号输出到虚拟端；

工作时，在时钟信号控制下，两路DAC交替输出：在前半个时钟周期，所述第一路DAC处于DRRZ校正模式，所述第二路DAC处于数据输出模式；在后半个时钟周期，所述第一路DAC与所述第二路DAC的功能互换，所述第一路DAC处于数据输出模式，所述第二路DAC处于DRRZ校正模式；

当DAC处于DRRZ校正模式时，所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列中的校正选择开关阵列，使所述DAC的低位电流源阵列与高位电流源阵列中的所有电流源单元连接到所述DAC的低位电流源阵列和高位电流源阵列的数据开关阵列输入端；所述DAC的第一复用锁存器及第二复用锁存器均选择伪随机发生器生成的伪随机信号，控制所述DAC的低位电流源阵列和高位电流源阵列的数据开关阵列，使所述DAC的输出随机动态归零，并通过所述DAC输出控制逻辑模块输出到虚拟端；接着依次对所述DAC的高位电流源单元进行校正；

其中，对所述DAC的某一待校正的高位电流源单元进行校正的过程如下：

所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列中的校正选择开关阵列，使所述DAC的低位电流源阵列中的所有电流源单元连接到所述DAC的比较器的一个参考电流源输入端；同时使所述待校正的高位电流源单元连接到所述DAC的比较器的另一个待校正电流源输入端；所述DAC的校正选择控制逻辑模块控制所述DAC的其他高位电流源单元与高位数据开关阵列输入端相连；所述DAC的比较器将待校正电流源与参考电流源进行比较，结果输出到所述DAC的逐次逼近控制逻辑模块中；

所述DAC的逐次逼近控制逻辑模块实现逐次逼近过程：根据比较结果按照逐次逼近算法量化为数字码，并将所述数字码存储在所述DAC的校正DAC阵列的寄存器中，所述DAC的校正DAC阵列的校正DAC读取寄存器中的校正码，并产生相应校正电流与原电流并联流入所述DAC的比较器；所述DAC的比较器再次将新产生的电流与参考电流源进行比较，并将新的比较结果输出到所述DAC的逐次逼近控制逻辑模块中，重复所述逐次逼近过程，直到所述DAC的逐次逼近控制逻辑模块逐次逼近完成；此时，将所述DAC的逐次逼近控制逻辑模块输出的校正数字码锁存在所述DAC的校正DAC阵列的寄存器中，所述待校正的高位电流源单元校正完成；

当DAC处于数据输出模式时，所述DAC的第一复用锁存器与第二复用锁存器分别选择延时器和译码器输出的数字信号，进行数模转换产生与输入数字码相对应的电流；所述DAC的各校正DAC分别读取对应寄存器中相对应的校正码并进行数模转换生成校正电流，分别与对应的被校正的电流信号相叠加后输出与输入码对应的模拟信号；所述DAC的校正选择控制逻辑模块控制所述DAC的低位电流源阵列与高位电流源阵列分别与所述DAC的低位数据开关输入端和高位数据开关输入端对应相连，并通过所述DAC输出控制逻辑模块输出到输出端；

所述DAC为所述第一路DAC或所述第二路DAC。