[发明专利]具有DRRZ校正功能的双倍时间交织电流舵型DAC

说明书

本发明属于数模转换领域，公开了一种具有DRRZ校正功能的双倍时间交织电流舵型DAC；利用时钟信号控制两路DAC交替工作于DDRZ校正模式和数据输出模式。在前半个时钟周期，第一路DAC进行随机动态归零并校正高位电流源单元，通过DAC输出控制逻辑模块连接到虚拟端，同时，第二路DAC进行数模转换，输出与输入码对应的模拟信号，通过DAC输出控制逻辑模块连接到输出端；在后半个时钟周期，第一路DAC与第二路DAC的功能互换。本发明通过DRRZ校正使开关转换的瞬态非线性随机化，提高了电流舵型DAC在高频下的无杂散动态范围，并改善了电流源之间的匹配误差。

技术领域

本发明属于数模转换领域，更具体地，涉及一种具有DRRZ(Digital RandomReturn-to-zero，数字随机归零)校正功能的双倍时间交织电流舵型DAC(Digital toanalog converter，数模转换器)。

背景技术

随着雷达与通信领域的快速发展，系统带宽越来越大。在这些应用中，高速数模转换器已成为数字处理器与模拟世界之间接口的关键组成部分。在高速电流舵型DAC中，SFDR(Spurious Free Dynamic range，无杂散动态范围)是衡量DAC频域特性的主要性能指标，SFDR随着采样频率的增加而下降，因为与代码相关的开关毛刺中的非线性失真使得DAC在高频下的动态性能有较大的下降。现有一些文献提出了提高电流舵型DAC动态性能的方法，但对DAC高频下的性能改善较小。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，旨在解决由高位电流源之间的失配误差、开关瞬态非线性及输出波动效应引起的动态误差，提高电流舵型DAC在高频下的SFDR。

本发明提供了一种具有DRRZ校正功能的双倍时间交织电流舵型DAC，包括：第一路DAC、第二路DAC和DAC输出控制逻辑模块；第一路DAC的输入端及第二路DAC的输入端用于与DAC输入码相连，第一路DAC的输出端及第二路DAC的输出端用于与DAC输出控制逻辑模块输入端相连，DAC输出控制逻辑模块的输出端及虚拟端均与负载模块相连。

DAC输出控制逻辑模块包括输出端和虚拟端，控制处于数据输出模式的DAC连接到输出端(OUT+、OUT-)，使该DAC的模拟信号输出到OUT+和OUT-端；并将处于校正DRRZ模式的DAC连接到虚拟端(DUM+、DUM-)，使该DAC的随机归零信号与动态误差输出到DUM+和DUM-端。

更进一步地，第一路DAC和第二路DAC结构相同，均包括：延时模块、译码器、伪随机数发生器、第一复用锁存器、第二复用锁存器、高位电流源阵列、低位电流源阵列、校正选择控制逻辑模块、比较器、逐次逼近控制逻辑模块和校正DAC阵列；延时模块的输入端与DAC低位输入码相连，译码器的输入端与DAC高位输入码相连；延时模块的输出端与第一复用锁存器的输入端相连；译码器的输出端与第二复用锁存器的输入端相连，伪随机数发生器的输出端与第一复用锁存器的输入端及第二复用锁存器的输入端相连；第一复用锁存器的输出端与低位电流源阵列的输入端相连，第二复用锁存器的输入端与高位电流源阵列的输入端相连；校正选择控制逻辑模块通过低位和高位电流源阵列中的校正开关阵列控制低位电流源单元与高位电流源单元选择连接到数据开关阵列输入端或者比较器输入端；比较器的输出端与逐次逼近控制逻辑模块的输入端相连；逐次逼近控制逻辑模块的输出端与校正DAC阵列输入端相连，校正DAC阵列的输出端与高位电流源阵列相连。

更进一步地，低位电流源阵列包括：低位电流源单元阵列、低位数据开关阵列和校正选择开关阵列，低位电流源单元阵列一端与电源相连，另一端与校正选择开关阵列的上端相连，校正选择开关阵列的一个下端与低位数据开关阵列输入端相连，低位数据开关阵列输出端作为低位电流源阵列输出端，另一个下端与比较器的一个参考电流源输入端(I_L)相连；